JPH02198375A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばメモリのようなＩＣを試験するＩＣ試
験装置に関する。

「従来の技術」 第３図に従来のＩＣ試験装置を示す０図中１０は被試験
ＩＣを示す。被試験ＩＣｌ０の各端子にはピンエレクト
ロニクスカード２ＯＡ、２０Ｂ、２０Ｃ・・・・・・が
それぞれに１枚ずつ接続される。従って、ピンエレクト
ロニクスカード２０Ａ、２０Ｂ、２０Ｃ・・・・・・は
少なくとも被試験ＩＣの端子の数だけ用意される。

各ピンエレクトロニクスカード２０Ａ、　２０Ｂ、　２
０Ｃ・・・・・・には被試験ＩＣｌ０の各端子に駆動信
号を与える駆動回路２１と、被試験ＩＣｌ０の各端子に
出力される応答出力信号が正規の論理レベルを持ってい
るか否かを判定して取り込む比較器２２とが実装される
。なお、２３は被試験ＩＣｌ０の擬慎的な負荷および終
端抵抗として働く抵抗器、２４は校正モードと試験モー
ドとに切替るモード切替スイッチを示す。

試験モードにおいてはモード切替スイッチ２４をオフに
制御し、この状態で試験装置、１５から駆動回路２１に
可変遅延回路３１を通じて駆動信号が入力され、また、
比較器２２から出力される被試験ＩＣｌ０の応答出力信
号は可変遅延回路３２を通じて取り出され、試験装置１
１５に取り込まれて被試験ＩＣｌ０の良否が判定される
。

被試験モードにおいて被試験ＩＣｌ０の各端子に与える
駆動信号の位相が合致していること、および被試験ＩＣ
ｌ０から出力された応答出力信号が各ピンエレクトロニ
クスカードごとに異なる遅延量が与えられないことが、
この種のＩＣ試験装置には要求される。

このために、各ピンエレクトロニクスカード２０Ａ　　
２０Ｂ、　２０Ｃ・・・・・・に可変遅延回路３１．３
２が設けられ、これらの可変遅延回路３１．３２の遅延
量を調整して駆動信号の位相および応答出力信号の位相
を各ピンエレクトロニクスカードごとに合致させるｉＡ
整が行われる。

この位相を合致させる調整をタイミング校正、あるいは
スキュー調整と呼び試験の合間を見て定期的に行われる
。

従来のタイミング校正は以下の如くして行われる。各ピ
ンエレクトロニクスカード２ＯＡ、２０Ｂ。

２０Ｃ・・・・・・に実装したモード切替スイッチ２４
をオンの状態に制御し、この状態で分配器４０を通じて
試験装置１５から各ピンエレクトロニクスカード２ＯＡ
、２０Ｂ、２０Ｃ・・・・・・にタイミング校正用基準
信号Ｒ３を与える。

タイミング校正用基準信号Ｒ３は論理比較器２２と可変
遅延回路３２を通じて試験装置１５に取り出され、各ピ
ンエレクトロニクスカード２０Ａ、　２０Ｂ、２０Ｃ・
・・・・・ごとに、その取り出した校正用信号の位相を
各ピンエレクトロニクスカード２０Ａ、　２０Ｂ、２０
Ｃ・・・・・・のごとに全て同一位相となるように可変
遅延回路３２を調整する。この調整によって各ピンエレ
クトロニクスカード２０Ａ、２０Ｂ、２０Ｃ・・・・・
・の各論理比較器２２の系のタイミングが校正される。

なお、可変遅延回路３１．３２の調整は試験装置１５か
ら出力される位相計測結果がディジタル信号で出力され
、そのディジタル信号が可変遅延回路３１．３２に設定
されて、自動的に調整される。

次に、駆動回路２１に駆動信号を与え、この駆動信号を
論理比較器２２と可変遅延回路３２を通じて取り出し、
その位相が全て合致するように可変遅延回路３１を調整
し、駆動回路系のタイミングを校正する。

「発明が解決しようとする課題」 基準信号分配器４０には各ピンエレクトロニクスカード
２０Ａ、２０Ｂ、２０Ｃ・・・・・・に校正用基準信号
Ｒ３を分配するための各分配路にバッファ４１Ａ。

４１Ｂ、４１Ｃ・・・・・・が配置される。

バッファ４１Ａ、４１Ｂ、４１Ｃ・・・・・・および基
準信号分配器４０とピンエレクトロニクスカード２０Ａ
。

２０Ｂ、２０Ｃ・・・・・・とを接続する配線部分に遅
延時間の差があると、この遅延時間の差は校正したはず
の論理比較器２２の信号路に遅延誤差を与える。

つまり、従来の校正方法によれく論理比較器２２に与え
られる基準信号に位相差があっても、その位相差は可変
遅延回路３２で修正され結局基準信号分配器４０の入力
と可変遅延回路３２の出力とノ間の遅延量の和が全ての
ピンエレクトロニクスカードごとに一定となるように校
正される。

このようにして校正された可変遅延回路３２の遅延量に
は基準信号分配器４０の各分配路の遅延誤差を含むもの
となる。

この発明の第１の目的は基準信号の供給路、つまり、基
準信号分配器４０の各分配路の遅延誤差を校正し、正し
いタイミング校正を行うことができるＩＣ試験装置を提
供するにある。

この発明の第２の目的は駆動回路系のタイミング校正を
精度よく行うことができるＩＣ試験装置を提供するにあ
る。

この発明の第３の目的は基準信号供給路または駆動回路
系のタイミング校正を簡単に行うことができるＩＣ試験
装置を提供するにある。

「課題を解決するための手段」 この出願の第１発明では基準信号分配器の各分配路に可
変遅延回路を設けると共に、各ピンエレクトロニクスカ
ードの入力側から校正用の基準信号を取り出す切替スイ
ッチを設け、この切替スイッチによって取り出した基準
信号を基準信号分配器の入力側に帰還させ、この帰還に
よって閉ループ発振回路を構成し、閉ループ発振回路の
発振周波数が各ピンエレクトロニクスカードごとに一定
となるように各分配路に設けた可変遅延回路の遅延量を
調整するように構成したものである。

この第１発明の構成によれば基準信号の供給路の遅延量
が一定値となるように校正されるから、各ピンエレクト
ロニクスカードには位相差のない基準信号を与えること
ができる。

この結果、基準信号の供給路の遅延量を校正した後に、
論理比較器の系路の遅延量を調整することによって論理
比較器の系路の遅延量を正しく校正することができる。

また、論理比較器の遅延量を正しく校正できることから
これを使って校正する駆動回路も正しく校正することが
できる。

よって、この第１発明によれば被試験ＩＣに与える駆動
信号の位相誤差が少なく、更に被試験ＩＣから出力され
た応答出力信号にタイミング誤差を与えることなく試験
装置に取り込むことができるＩＣ試験装置を提供するこ
とができる。

また、この発明のＩ（ｊ＆験装置によれば各分配路ごと
に帰還発振回路を構成し、この帰還発振回路の発振周波
数が一定となるように各分配路に設けた可変遅延回路の
遅延量を調整し、各分配路の遅延量が一定値となるよう
に調整する構造としたから短時間に精度よく校正を行う
ことができる。

この出願の第２発明では駆動回路の出力側に切替スイッ
チを設け、この切替スイッチによって各ピンエレクトロ
ニクスカードの駆動回路から出力される駆動信号を選択
的に取り出し、この選択して取り出した駆動信号を基準
信号発生器に帰還させ、駆動回路系によって閉ループ発
振回路を構成する。

この駆動回路系によって構成した閉ループ発振回路の発
振周期を測定することによって各ピンエレクトロニクス
カードの駆動回路系の遅延時間を計測することができ、
規定の遅延時間に調整することができる。

よって、この第２発明によれば各ピンエレクトロニクス
カードの駆動回路の遅延量を規定値に修正することがで
き、精度の高いタイミング校正を行うことができる。

このようにこの出願の第１発明および第２発明によれば
閉ループ発振周期によって回路の遅延時間を計測するか
ら精度よ（遅延時間を測定することができる。この結果
、被試験ＩＣに与える駆動信号の位相および被試験ＩＣ
の応答信号の位相を精度よく合致させることができ、こ
れによって信転性の高いＩＣ試験装置を提供することが
できる。

「実施例」 第１図にこの出願の第１発明の実施例を示す。

図中１０は被試験１ｃ、１５は試験装置、２０Ａ。

２０Ｂ　　２０Ｃ・・・・・・はピンエレクトロニクス
カード、３１．３２は可変遅延回路、４０はタイミング
校正用基準信号Ｒ３を各ピンエレクトロニクスカード２
０Ａ、２（）Ｂ、２０Ｃ・・・・・・に分配する基準信
号分配器を示す点は従来と同じである。

この出願の第１発明による特徴とする構成は基準信号分
配器４０の各分配路に可変遅延回路４２Ａ。

４２Ｂ　　４２Ｃ・・・・・・４２１を設けると共に、
各ピンエレクトロニクスカード２０Ａ、２０Ｂ、２０Ｃ
・・・・・・２０１に入力される基準信号を選択的に取
り出す切替スイッチ５０と、この切替スイッチ５０によ
って取り出した基準信号を分配器４０の入力端に帰還さ
せる帰還路５１を設けた点である。

帰還ＦＩＲ５１は試験装置１５の内部に設けた例えばオ
ア回路１５Ａの一方の入力端子に接続される。

オア回路１５Ａの他方の入力端子には基準信号発生器１
５Ｂから基準信号Ｒ３を与える。オア回路１５Ａの出力
は分配器４０に与えられる。

基準信号供給路を校正する校正モードではモード切替ス
イッチ２４はオフに設定され、切替スイッチ５０により
てピンエレクトロニクスカード２０Ａ、２０Ｂ、２０Ｃ
・・・・・・２０１の何れか一つの入力端子Ａ、Ｂ、Ｃ
・・・・・弓を選択する０選択されたピンエレクトロニ
クスカード２０Ａ、２０Ｂ、２０Ｃ・・・・・・２０１
の入力端子Ａ、Ｂ、Ｃ・・・・・弓は帰還回路５１を通
じてオア回路１５Ａの一方の入力端子に接続され、閉ル
ープを構成する。

この閉ループに基準信号発生器１５Ｂからループ内の遅
延時間より短いパルス幅のパルスを１個与えることによ
り、このパルスはループ内の遅延時間を経過した時点で
オア回路１５Ａに帰還され、再び分配器４０に与えられ
る。よって、ループ内の遅延時間Ｔ８の周期でパルスが
巡環し、閉ループ発振回路が構成される。

この閉ループ発振回路が発振するパルスの周期ＴＩを測
定することによってこの閉ループの遅延時間を測定する
ことができる。１５ｃはこの周期（または周波数でもよ
い）測定器を示し、この周期測定器１５Ｃによってパル
スの周期ＴＫを測定する。このパルスの周期測定器１５
Ｃは必ずしも試験装置１５に内蔵する必要はなく、必要
に応じて外部に接続するようにしてもよい。

このように閉ループを構成し、この閉ループにパルスを
１個入力すると、このパルスは閉ループ内を巡環し、そ
の巡環するパルスの周期Ｔ、を測定することによって閉
ループ内の遅延時間を測定することができる。

よって、切替スイフチ５０を順次切り替え、各ピンエレ
クトロニクスカード２０Ａ〜２０１ごとに閉ループを構
成し、この各閉ループの発振周期を測定することにより
各閉ループに含まれる基準信号分配路の遅延量を測定す
ることができる。従って、各閉ループの発振周ｙ４Ｔ　
Ｉが一定となるように各基準信号分配路に設けた可変遅
延回路４２Ａ、４２Ｂ。

４２Ｃ・・・・・・４２１の遅延量を手動または自動で
調整することによって各基準信号分配路の遅延時間を一
定値に揃えることができる。

各基準信号分配路の遅延時間の偏差がゼロとな′るよう
に揃えた状態でモード切替スイッチ２４をオンに設定し
、論理比較器２２の系路のタイミング校正を行えば、論
理比較！３２２の系路は基準信号分配器４０の遅延時間
のバラツキに影響されずに全てのピンエレクトロニクス
カード２０Ａ〜２０１の論理比較器２２の系路の遅延時
間を一定値に揃えることができる。

第２図はこの出願の第２発明の実施例を示す。

この例では被試験ＩＣｌ０に駆動信号を与える駆動回路
２１をタイミング校正する場合を示す。従って、駆動回
路２１の信号路を使って閉ループを構成し、この閉ルー
プのループ発振周期を測定して駆動回路の遅延時間を測
定し、この遅延時間が一定となるように可変遅延回路３
１を調整するように構成した場合を示す。

駆動回路２１の系路を詳細に表すと、第２図に示すよう
に駆動回路２１の入力側にフリップフロップ２５が設け
られ、このフリップフロップ２５のセット端子Ｓとリセ
ット端子Ｒにセットおよびリセット信号を与え、フリッ
プフロップ２５で実波形に変換し、この実波形信号を駆
動回路２１に与える。

基準信号発生器１５ＢはクロックＡとクロックＢを出力
し、このクロックＡとクロックＢをフォーマットコント
ロール回路６０を通じて可変遅延回路３１Ａおよび３１
Ｂに与える。可変遅延回路３１Ａおよび３１Ｂはクロッ
クＡおよびクロックＢをセット信号およびリセット信号
としてフリップフロップ２５に与える。

ここで、この第２発明においては切替スイッチ５０によ
って各ピンエレクトロニクスカード２０Ａ。

２０Ｂ、　２０Ｃ・・・・・・の駆動回路２１の駆動出
力信号を選択して取り出すと共に、帰還路５１を通じて
駆動出力信号を試験装置１５の基準信号発生器１５Ｂに
帰還させる。

基準信号発生器１５Ｂは駆動出力信号が入力されると、
その前縁と後縁に同期してクロックＡとクロックＢを出
力する。このようにして駆動系を閉ループ発振回路とし
て動作させる。

周期測定回路１５Ｃはループ発振周期Ｔｗを測定し、そ
の測定結果をテストプロセッサ６１に送り込む、テスト
プロセッサ６１は周期測定値より可変遅延回路３１Ａ、
３１Ｂの遅延時間の基準値からのずれ量を算出し、その
ずれ量に対応する補正データを出力する。この補正デー
タが可変遅延回路３１Ａ、３１Ｂに与えられ、その遅延
時間が規定の基準値となるように制御される。

従って、このように構成した場合には駆動信号の系路の
遅延時間を精度よ（、しかも自動的に補正することがで
きる。

ｒ発明の効果」 以上説明したように、この発明によれば遅延時間を計測
すべき回路を閉ループ内に接続し、この閉ループ内でル
ープ発振させることによって回路の遅延時間を計測する
ことができる。この計測は精度の高い計測結果が得られ
る。

特に第１発明によればこの精度の高い計測方法を用いて
、基準信号の分配路の遅延時間のバラツキを補正する構
造としたから、各ピンエレクトロニクスカード２０Ａ〜
２０１に入力される基準信号は全て位相を一致させるこ
とができる。よって、この基準信号を使って論理比較器
２２の遅延時間を調整することにより論理比較器２２の
系路を各ピンエレクトロニクスカードごとに正しく調整
を行うことができる。この結果、被試験ＩＣｌ０の試験
を信鎖性よく行うことができる。

また、この出願の第２発明によれば閉ループ発振を用い
て駆動回路２１の遅延時間を計測したからその計測の精
度は高い、よって、この第２発明によれば駆動回路の系
路の遅延時間のバラツキを精度よく調整することができ
、この結果、被試験ＩＣの試験の信幀性を高めることが
できる。

【図面の簡単な説明】

第１図はこの出願の第１発明の実施例を示すブロック図
、第２図はこの出願の第２発明の実施例を示すブロック
図、第３図は従来の技術を説明するためのブロック図で
ある。 ｌＯ：被試験ＩＣ１１５：試験装置、２０Ａ、　２０Ｂ
・・・・・・２０Ｉ：ピンエレクトロニクスカード、２
１：駆動回路、２２：論理比較器、２４：モード切替ス
イッチ、３１，３２，４２Ａ、４２Ｂ。 ・・・・・・４２Ｉ：可変遅延回路、４０：基準信号分
配器、５０：切替スイッチ、５１：帰還路。

Claims (2)

【特許請求の範囲】
1. （１）被試験ＩＣに駆動信号を与える駆動回路と、被試
   験ＩＣの応答出力信号が正規の論理レベルを持っている
   か否かを判定し正規の判定レベルを持つ応答信号を取り
   込む論理比較器と、この論理比較器の出力側に設けられ
   、各論理比較器の遅延量の誤差を調整する可変遅延回路
   とが実装されたピンエレクトロニクスカードが被試験Ｉ
   Ｃの端子の数以上設けられ、校正モードにおいて、各ピ
   ンエレクトロニクスカードの論理比較器に基準信号発生
   器から分配器を通じて基準信号を与え、論理比較器の出
   力信号を可変遅延回路を通じて取り出し、可変遅延回路
   の出力信号の位相が各ピンエレクトロニクスごとに合致
   するように各ピンエレクトロニクスカードの可変遅延回
   路の遅延量を調整するように構成したＩＣ試験装置にお
   いて、 上記分配器の各分配路に可変遅延回路を設けると共に、
   各ピンエレクトロニクスカードの論理比較器に入力され
   る基準信号を選択的に分岐して取り出す切替スイッチを
   設け、この切替スイッチで取り出した基準信号を上記分
   配器の入力側に帰還させ、この帰還によって発振ループ
   を構成し、切替スイッチを切り替えて各ピンエレクトロ
   ニクスカードを含む状態の発振周波数が一定値となるよ
   うに上記可変遅延回路の遅延量を調整し、この遅延量の
   調整によって各ピンエレクトロニクスカードへの基準信
   号伝送路の遅延誤差を除去するように構成したＩＣ試験
   装置。
2. （２）被試験ＩＣに駆動信号を与える駆動回路と、被試
   験ＩＣの応答出力信号が正規の論理レベルを持っている
   か否かを判定し正規の判定レベルを持つ応答信号を取り
   込む論理比較器と、上記駆動回路の系路に接続した可変
   遅延回路とが実装されたピンエレクトロニクスカードが
   被試験ＩＣの端子の数以上設けられたＩＣ試験装置にお
   いて、 上記ピンエレクトロニクスカードの各駆動回路の出力側
   に切替スイッチを接続し、この切替スイッチによって各
   ピンエレクトロニクスカードの駆動回路の出力を選択的
   に取り出すことができるように構成すると共に、この切
   替スイッチによって取り出した駆動信号を基準信号発生
   器に帰還させて帰還発振回路を構成し、この帰還発振回
   路の発振周期を計測して駆動信号系路の遅延時間を計測
   し、この周期計測結果を用いて上記駆動回路の系路に設
   けた可変遅延回路の遅延時間を制御し、各ピンエレクト
   ロニクスカードの駆動回路系の遅延時間の誤差を除去す
   るようにしたＩＣ試験装置。