JPH02196463A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JPH02196463A JPH02196463A JP1015546A JP1554689A JPH02196463A JP H02196463 A JPH02196463 A JP H02196463A JP 1015546 A JP1015546 A JP 1015546A JP 1554689 A JP1554689 A JP 1554689A JP H02196463 A JPH02196463 A JP H02196463A
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- JP
- Japan
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- layer
- photodetector
- epitaxial layer
- circuit
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 230000035945 sensitivity Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、受光素子とその出力信号を処理する回路素子
とを備えた回路内蔵受光素子に関するものである。
とを備えた回路内蔵受光素子に関するものである。
（従来の技術〕
回路内蔵受光素子は、−船釣にバイポーラＩＣと同等の
工程で炸裂されている。すなわち、第２図のように、例
えばＰ型半導体基板１４の表面に、素子の直列抵抗を減
少させるためのＮ型埋込拡散層１５，１６ｔ−１受光素
子と回路素子の予定領域にそれぞれ形成し次後、その表
面にＮ型エピタキシャル層１８′ｔ−形成し、その後素
子分離層１７゜１７・・・全形成し、さらにＰ＋型拡散
層１９を設けて受光素子を形成し、ペース１３（ａ）、
エミッタ１３（ｂ）、コレクタコンタクト１３（ｃ）ｉ
設けて回路素子を形成している。従って、受光素子とし
て、例えば、ホトダイオードを形成し、回路素子として
、例、ｔば、ＮＰＮ トランジスタを形成した場合、画
素子のエピタキシャル層は同じ厚さであり、比抵抗も同
じである。
工程で炸裂されている。すなわち、第２図のように、例
えばＰ型半導体基板１４の表面に、素子の直列抵抗を減
少させるためのＮ型埋込拡散層１５，１６ｔ−１受光素
子と回路素子の予定領域にそれぞれ形成し次後、その表
面にＮ型エピタキシャル層１８′ｔ−形成し、その後素
子分離層１７゜１７・・・全形成し、さらにＰ＋型拡散
層１９を設けて受光素子を形成し、ペース１３（ａ）、
エミッタ１３（ｂ）、コレクタコンタクト１３（ｃ）ｉ
設けて回路素子を形成している。従って、受光素子とし
て、例えば、ホトダイオードを形成し、回路素子として
、例、ｔば、ＮＰＮ トランジスタを形成した場合、画
素子のエピタキシャル層は同じ厚さであり、比抵抗も同
じである。
回路内蔵受光素子を高速にする九めには、受光素子のホ
トダイオードのエピタキシャル層の比抵抗を高くして容
量を下げる必要、があるが、そうすると回路素子のＮＰ
Ｎトランジスタのコレクタ抵抗が増大し、コレクタ飽和
電圧の増大及び回路応答速度が遅くなるという問題があ
った。
トダイオードのエピタキシャル層の比抵抗を高くして容
量を下げる必要、があるが、そうすると回路素子のＮＰ
Ｎトランジスタのコレクタ抵抗が増大し、コレクタ飽和
電圧の増大及び回路応答速度が遅くなるという問題があ
った。
ま九、ホトダイオードの感度を上げるには、エピタキシ
ャル層を厚くする必要がある。しかし、単に厚くすると
、ホトダイオード部の応答速度の低下、ならびにＮＰＮ
）ランジスタのコレクタ抵抗増大によるコレクタ飽和電
圧の増大及び回路応答速度の低下という前記と同じ問題
に加えて、素子分離層の領域の増大によるチップサイズ
の増大という問題があった。この問題を解決するため、
例えば、特開昭６３−１２２１６４には、第３因のよう
な構造が提案されている。これは前述の公開公報の第１
図に相当するものである。すなわち、高比抵抗のＮ型半
導体基板１の上に形成したＮ型エピタキシャル層２２の
キャリア濃度Ｑ、ＰＩＮホトダイオードＡの空乏層に適
した濃度とし、さらに、このＮ型エピタキシャル層２２
をＰ型分離拡散層２１．２１で複数のπ層に区分して、
バイポーラ拳デバイスＢ全形成する部分には、さらに、
Ｎウェル層２０’（ｊ形成して、キャリア濃度をバイボ
ーシブバイスＢに適した値まで上げている。同図におい
て％１６はＮ 型埋込層、１９はホトダイオードのアノ
ードであり、２３はＮ＋型埋込層である。
ャル層を厚くする必要がある。しかし、単に厚くすると
、ホトダイオード部の応答速度の低下、ならびにＮＰＮ
）ランジスタのコレクタ抵抗増大によるコレクタ飽和電
圧の増大及び回路応答速度の低下という前記と同じ問題
に加えて、素子分離層の領域の増大によるチップサイズ
の増大という問題があった。この問題を解決するため、
例えば、特開昭６３−１２２１６４には、第３因のよう
な構造が提案されている。これは前述の公開公報の第１
図に相当するものである。すなわち、高比抵抗のＮ型半
導体基板１の上に形成したＮ型エピタキシャル層２２の
キャリア濃度Ｑ、ＰＩＮホトダイオードＡの空乏層に適
した濃度とし、さらに、このＮ型エピタキシャル層２２
をＰ型分離拡散層２１．２１で複数のπ層に区分して、
バイポーラ拳デバイスＢ全形成する部分には、さらに、
Ｎウェル層２０’（ｊ形成して、キャリア濃度をバイボ
ーシブバイスＢに適した値まで上げている。同図におい
て％１６はＮ 型埋込層、１９はホトダイオードのアノ
ードであり、２３はＮ＋型埋込層である。
１３（ａ）はＮＰＮ）ランジスタのベース、１３（ｂ）
はエミッタ、１３（ｃ）はコレクタコンタクトである。
はエミッタ、１３（ｃ）はコレクタコンタクトである。
（発明が解決しようとする課題）
第３図のような構造においても、光入射時ホトダイオー
ドの基板からの拡散電流成分によるホトダイオード応答
速度の低下という問題は解決されていない。前記のよう
に、受光素子部に要求されるエピタキシャル層の条件と
、回路素子部に要求されるエピタキシャル層の条件とが
異なるため、高感度で高速の回路内家受光素子の実現は
困難であった。本発明はその実現を目的とするものであ
る。
ドの基板からの拡散電流成分によるホトダイオード応答
速度の低下という問題は解決されていない。前記のよう
に、受光素子部に要求されるエピタキシャル層の条件と
、回路素子部に要求されるエピタキシャル層の条件とが
異なるため、高感度で高速の回路内家受光素子の実現は
困難であった。本発明はその実現を目的とするものであ
る。
（課題を解決するための手段）
本発明においては、第１の導’ｔｉｉｔｍ＜例えばＮ型
ンの半導体基板の表面の受光素子および回路素子の予定
領域の下部に、第２の導電型（例えばＰ型）の埋込層を
形成し、その表面に第１の導電型の下部エピタキシャル
層を成長させ、その表面の回路素子の予定領域に第１の
導電型の埋込層を形成し、その表面にさらに第１の導電
型の上部エピタキシャル層を形成し、上部エピタキシャ
ル層と下部エピタキシャル層との間に埋込層ｔ−設けな
い部分に受光素千金形成させ、上部エピタキシャル層と
下部エピタキシャル層との間に埋込層の介在した部分に
回路素子全形成させ、それぞれの素子は第２の導電型の
層で分離させ次。
ンの半導体基板の表面の受光素子および回路素子の予定
領域の下部に、第２の導電型（例えばＰ型）の埋込層を
形成し、その表面に第１の導電型の下部エピタキシャル
層を成長させ、その表面の回路素子の予定領域に第１の
導電型の埋込層を形成し、その表面にさらに第１の導電
型の上部エピタキシャル層を形成し、上部エピタキシャ
ル層と下部エピタキシャル層との間に埋込層ｔ−設けな
い部分に受光素千金形成させ、上部エピタキシャル層と
下部エピタキシャル層との間に埋込層の介在した部分に
回路素子全形成させ、それぞれの素子は第２の導電型の
層で分離させ次。
（作用）
本発明の構成により、受光素子部のエピタキシャル層の
実効厚さを厚くすることができ受光素子の感度を高くす
ることができる。また、回路素子部は上部エピタキシャ
ル層を回路素子の動作に最適な厚さ、濃度とすることに
より、回路素子の高速化が達成できる。さらに受光素子
部の第２の導電型の埋込層を受光素子の表面の第２の導
電型の部分（アノード）と同電位にすることにより、受
光素子部のエピタキシャル層を上下両方向がら空乏化さ
せることができ、基板からの拡散電流成分による応答速
度の低下を防止することができる。
実効厚さを厚くすることができ受光素子の感度を高くす
ることができる。また、回路素子部は上部エピタキシャ
ル層を回路素子の動作に最適な厚さ、濃度とすることに
より、回路素子の高速化が達成できる。さらに受光素子
部の第２の導電型の埋込層を受光素子の表面の第２の導
電型の部分（アノード）と同電位にすることにより、受
光素子部のエピタキシャル層を上下両方向がら空乏化さ
せることができ、基板からの拡散電流成分による応答速
度の低下を防止することができる。
（夾雄側）
本発明の一実施例を第１図（ａ）乃至（ｄ）によって説
明する。これらは各工程の略断面図を示す。
明する。これらは各工程の略断面図を示す。
第１図（ａ）に示すように、Ｎ型半導体基板１の表面の
受光素子予定領域と回路素子予定領域のそれぞれに、ホ
トリックラフイを行い不純物を拡散してＰ＋型埋込層２
及び３ｔ−形成する。
受光素子予定領域と回路素子予定領域のそれぞれに、ホ
トリックラフイを行い不純物を拡散してＰ＋型埋込層２
及び３ｔ−形成する。
次に同図価）に示すように、表面に高比抵抗のＮ−型下
部エピタキシャル＃４を成長させ、受光素子及び回路素
子の各予定領域の周囲に前記のＰ＋型埋込層２及び３に
達するＰ＋型拡散層５，５及び６．６を形成させる。こ
れらは各素子を分離させる。この工程で一度に表面から
Ｐ＋型拡散層２及び３に達する必要はなく、後の工程で
繰返される熱処理により逐次内部へ拡散させることもで
きる、次に、受光素子予定領域の表面の一部及び回路素
子予定領域の表面の大部分に、Ｎ＋型埋込層７及び８を
不純物拡散により形成する。前者は受光素子のカソード
の直列抵抗を低下させ、後者は回路素子のコレクタの直
列抵抗を低下させる。
部エピタキシャル＃４を成長させ、受光素子及び回路素
子の各予定領域の周囲に前記のＰ＋型埋込層２及び３に
達するＰ＋型拡散層５，５及び６．６を形成させる。こ
れらは各素子を分離させる。この工程で一度に表面から
Ｐ＋型拡散層２及び３に達する必要はなく、後の工程で
繰返される熱処理により逐次内部へ拡散させることもで
きる、次に、受光素子予定領域の表面の一部及び回路素
子予定領域の表面の大部分に、Ｎ＋型埋込層７及び８を
不純物拡散により形成する。前者は受光素子のカソード
の直列抵抗を低下させ、後者は回路素子のコレクタの直
列抵抗を低下させる。
その後、同図（ｃ）に示すように、全面に高比抵抗のＮ
型上部エピタキシャル層９を成長させた後、回路素子
予定領域は、回路素子に最適な比抵抗とするため、不純
物を添加して低濃度のＮ型拡散層２０を形成し、次に各
素子分離用のＰ 型拡散層１０．１０・・・を下部のＰ
＋型拡散層５，５及び６゜６に達するように形成し、受
光素子のカソード用のＮ＋型型数散層１１下部のＮ＋＋
埋込層７に達するように形成する。
型上部エピタキシャル層９を成長させた後、回路素子
予定領域は、回路素子に最適な比抵抗とするため、不純
物を添加して低濃度のＮ型拡散層２０を形成し、次に各
素子分離用のＰ 型拡散層１０．１０・・・を下部のＰ
＋型拡散層５，５及び６゜６に達するように形成し、受
光素子のカソード用のＮ＋型型数散層１１下部のＮ＋＋
埋込層７に達するように形成する。
次に第１図（ｄ）に示すように、受光素子部には表面に
アノード用のＰ＋型拡散層１２ｉ−形成し、回路素子部
にはＰ＋型拡散層のベース層１３（ａ）、Ｎ”型拡散層
のエミツタ層１３（ｂ）及びＮ＋型層のコレクタコンタ
クト層１３（ｃ）’を形成することによって、本発明の
回路内蔵受光素子が完成する。
アノード用のＰ＋型拡散層１２ｉ−形成し、回路素子部
にはＰ＋型拡散層のベース層１３（ａ）、Ｎ”型拡散層
のエミツタ層１３（ｂ）及びＮ＋型層のコレクタコンタ
クト層１３（ｃ）’を形成することによって、本発明の
回路内蔵受光素子が完成する。
（発明の効果）
本発明によれば、受光素子と回路素子のそれぞれに最適
の厚さ及び比抵抗のエピタキシャル層を用いることが可
能となり、しかも基板からの拡散電流を防止できるから
、従来より高感度かつ高速の回路内蔵受光素子金得るこ
とができる。
の厚さ及び比抵抗のエピタキシャル層を用いることが可
能となり、しかも基板からの拡散電流を防止できるから
、従来より高感度かつ高速の回路内蔵受光素子金得るこ
とができる。
第１図（ａ）〜（ｄ）は、本発明の一実施例の各工程の
略断面図、第２図及び第３図は従来の例の略断面図であ
る。
略断面図、第２図及び第３図は従来の例の略断面図であ
る。
Claims (1)
- １、第１の導電型の半導体基板の表面に形成された第２
の導電型の埋込層と拡散層とによって包囲された受光素
子部と回路素子部とよりなり、受光素子部は第１の導電
型の上部エピタキシャル層と下部エピタキシャル層とを
有し、回路素子は第１の導電型の上部エピタキシャル層
と下部エピタキシャル層とを有し、それらの間に第１の
導電型の埋込層を設けたことを特徴とする回路内蔵受光
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015546A JPH02196463A (ja) | 1989-01-25 | 1989-01-25 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015546A JPH02196463A (ja) | 1989-01-25 | 1989-01-25 | 回路内蔵受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196463A true JPH02196463A (ja) | 1990-08-03 |
Family
ID=11891785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015546A Pending JPH02196463A (ja) | 1989-01-25 | 1989-01-25 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408122A (en) * | 1993-12-01 | 1995-04-18 | Eastman Kodak Company | Vertical structure to minimize settling times for solid state light detectors |
| US5410175A (en) * | 1989-08-31 | 1995-04-25 | Hamamatsu Photonics K.K. | Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate |
| US5567974A (en) * | 1993-12-21 | 1996-10-22 | Sony Corporation | Semiconductor device to absorb stray carriers |
| KR100459860B1 (ko) * | 2001-10-31 | 2004-12-03 | 샤프 가부시키가이샤 | 수광소자, 회로 내장 광검출기 및 광픽업 |
-
1989
- 1989-01-25 JP JP1015546A patent/JPH02196463A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410175A (en) * | 1989-08-31 | 1995-04-25 | Hamamatsu Photonics K.K. | Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate |
| US5408122A (en) * | 1993-12-01 | 1995-04-18 | Eastman Kodak Company | Vertical structure to minimize settling times for solid state light detectors |
| US5567974A (en) * | 1993-12-21 | 1996-10-22 | Sony Corporation | Semiconductor device to absorb stray carriers |
| KR100459860B1 (ko) * | 2001-10-31 | 2004-12-03 | 샤프 가부시키가이샤 | 수광소자, 회로 내장 광검출기 및 광픽업 |
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