JPH02162768A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02162768A JPH02162768A JP31900688A JP31900688A JPH02162768A JP H02162768 A JPH02162768 A JP H02162768A JP 31900688 A JP31900688 A JP 31900688A JP 31900688 A JP31900688 A JP 31900688A JP H02162768 A JPH02162768 A JP H02162768A
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- JP
- Japan
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- gate electrode
- grooves
- semiconductor device
- semiconductor substrate
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置に関するものであり、特に、トラ
ンジスタ長を大きくとれるように改善を図った半導体装
置に関するものである。
ンジスタ長を大きくとれるように改善を図った半導体装
置に関するものである。
［従来の技術］
第９図は従来のＭＯＳトランジスタの平面図であり、第
１０図は第９図におけるＸ−Ｘ線に沿う断面図である。
１０図は第９図におけるＸ−Ｘ線に沿う断面図である。
これらの図を参照して、シリコン基板１０の主面にソー
ス領域２とドレイン領域３が形成されている。ソース領
域２とドレイン領域３に挾まれて形成されるチャネル領
域上にはゲート絶縁膜９が形成され、ゲート絶縁膜９の
上にはポリシリコンからなるゲート電極１が形成されて
いる。ソース領域２はソース用電極５に接続され、ドレ
イン領域３はドレイン用電極７に接続され、ゲート電極
１はゲート用電極６に接続されている。
ス領域２とドレイン領域３が形成されている。ソース領
域２とドレイン領域３に挾まれて形成されるチャネル領
域上にはゲート絶縁膜９が形成され、ゲート絶縁膜９の
上にはポリシリコンからなるゲート電極１が形成されて
いる。ソース領域２はソース用電極５に接続され、ドレ
イン領域３はドレイン用電極７に接続され、ゲート電極
１はゲート用電極６に接続されている。
なお、第９図において、ＧＬは、トランジスタ長を表わ
している。
している。
次に、動作について説明する。
たとえば、Ｎ−ＭＯＳＦＥＴ（７）場合、ケート用電極
６にしきい値電圧■Ｔ１１以上の電圧を印加すると、ゲ
ート絶縁膜９の下に反転層が形成され、ソース領域２と
ドレイン領域３が導通し、ＭＯＳトランジスタがＯＮ状
態になる。一方、ゲート用電極６の電圧をしきい値電圧
以下にすると、反転層がなくなり、ソース領域２とドレ
イン領域３が絶縁され、ＭＯＳトランジスタがＯＦＦ状
態になる。
６にしきい値電圧■Ｔ１１以上の電圧を印加すると、ゲ
ート絶縁膜９の下に反転層が形成され、ソース領域２と
ドレイン領域３が導通し、ＭＯＳトランジスタがＯＮ状
態になる。一方、ゲート用電極６の電圧をしきい値電圧
以下にすると、反転層がなくなり、ソース領域２とドレ
イン領域３が絶縁され、ＭＯＳトランジスタがＯＦＦ状
態になる。
［発明が解決しようとする課題］
従来のＭＯＳトランジスタは以上のように形成されてお
り、回路の電気特性の向上のために、トランジスタ基Ｇ
Ｌの大きなＭＯＳトランジスタを形成する場合には、第
１１図を参照して、ゲート電極１を平面内で蛇行させて
形成しなければならず、大きな占有表面績を必要として
いた。
り、回路の電気特性の向上のために、トランジスタ基Ｇ
Ｌの大きなＭＯＳトランジスタを形成する場合には、第
１１図を参照して、ゲート電極１を平面内で蛇行させて
形成しなければならず、大きな占有表面績を必要として
いた。
ところで、半導体集積回路の集積度は向上してきている
ので、ＭＯＳトランジスタの占有面積を小さくする必要
があり、ＭＯＳトランジスタのトランジスタ基ＧＬを小
さくする必要がある。しかしながら、上述のように、回
路の電気特性の向上のためには、トランジスタ基ＧＬの
大きなＭＯＳトランジスタを形成する必要があり、トラ
ンジスタ基ＧＬを小さくできない。このように、従来の
半導体装置の構造では、−捕のジレンマが生じ、問題で
あった。
ので、ＭＯＳトランジスタの占有面積を小さくする必要
があり、ＭＯＳトランジスタのトランジスタ基ＧＬを小
さくする必要がある。しかしながら、上述のように、回
路の電気特性の向上のためには、トランジスタ基ＧＬの
大きなＭＯＳトランジスタを形成する必要があり、トラ
ンジスタ基ＧＬを小さくできない。このように、従来の
半導体装置の構造では、−捕のジレンマが生じ、問題で
あった。
この発明は上記のような問題点を解決するためになされ
たもので、半導体集積回路の集積度を減少させることな
く、実効的にトランジスタ基を大きくできる、半導体装
置を提供することを目的とする。
たもので、半導体集積回路の集積度を減少させることな
く、実効的にトランジスタ基を大きくできる、半導体装
置を提供することを目的とする。
［課題を解決するための手段］
この発明はゲート電極を含むＭＯＳトランジスタを備え
た半導体装置にかかるものである。そして、上記問題点
を解決するために、主面を有する半導体基板と、上記半
導体基板の上に形成された上記ＭＯ８トランジスタのゲ
ート電極と、前記半導体基板の主面であって、前記ゲー
ト電極の下方に位置する部分に、上記ゲート電極の長さ
方向に並んで形成された溝と、を備え、前記ゲート電極
の一部は上記溝の内部に食込んで形成されている。
た半導体装置にかかるものである。そして、上記問題点
を解決するために、主面を有する半導体基板と、上記半
導体基板の上に形成された上記ＭＯ８トランジスタのゲ
ート電極と、前記半導体基板の主面であって、前記ゲー
ト電極の下方に位置する部分に、上記ゲート電極の長さ
方向に並んで形成された溝と、を備え、前記ゲート電極
の一部は上記溝の内部に食込んで形成されている。
そして、ゲート電極を含むＭＯＳトランジスタを備えた
半導体装置の好ましい製造方法としては、主面を有する
半導体基板を準備する工程と、上記半導体基板の主面で
あって、形成予定の上記ＭＯＳトランジスタのゲートの
下方に位置する部分に、ゲート電極の長さ方向に並ぶ溝
を形成する工程と、上記溝の中にその一部が食込むよう
に、上記半導体基板の上に上記ＭＯ８トランジスタのゲ
ート電極を形成する工程と、を備える製造方法がある。
半導体装置の好ましい製造方法としては、主面を有する
半導体基板を準備する工程と、上記半導体基板の主面で
あって、形成予定の上記ＭＯＳトランジスタのゲートの
下方に位置する部分に、ゲート電極の長さ方向に並ぶ溝
を形成する工程と、上記溝の中にその一部が食込むよう
に、上記半導体基板の上に上記ＭＯ８トランジスタのゲ
ート電極を形成する工程と、を備える製造方法がある。
［作用］
半導体基板の主面であって、ゲート電極の下方に位置す
る部分にゲート電極の長さ方向に並んで形成された溝を
備えて、該ゲート電極の一部を上記溝の内部に食込んで
形成しているので、ゲート電極は溝の側壁および底壁に
沿って折曲げられ、小さな表面占有面積にて、実効的に
トランジスタ基を長くすることができる。
る部分にゲート電極の長さ方向に並んで形成された溝を
備えて、該ゲート電極の一部を上記溝の内部に食込んで
形成しているので、ゲート電極は溝の側壁および底壁に
沿って折曲げられ、小さな表面占有面積にて、実効的に
トランジスタ基を長くすることができる。
〔実施例］
以下、この発明の一実施例を図について説明する。
第１図は本発明にかかる半導体装置の、ＭＯＳトランジ
スタ部分の斜視図である。第２図は、第１図に示す半導
体装置の平面図であり、第３図は第２図における■−■
線に沿う断面図である。
スタ部分の斜視図である。第２図は、第１図に示す半導
体装置の平面図であり、第３図は第２図における■−■
線に沿う断面図である。
これらの図を参照して、１はゲート電極である。
半導体基板１０の主面であって、ゲート電極１の下方部
分に、深さＧＴの深溝１１が、ゲート電極１の長さ方向
Ａに並んで２個形成されている。深溝１１の側壁および
底壁を含む半導体基板１０の主面にソース領域２とドレ
イン領域３が形成されている。ゲート電極１は、その一
部が深溝１１の内部に食込むように、半導体基板１０の
上に、ゲート絶縁膜９を介して形成されている。すなわ
ち、ゲート電極１は、深溝１１の側壁および底壁に沿っ
て折曲げられている。なお、ゲート電極１の占有面積は
、従来の半導体装置と同じである。
分に、深さＧＴの深溝１１が、ゲート電極１の長さ方向
Ａに並んで２個形成されている。深溝１１の側壁および
底壁を含む半導体基板１０の主面にソース領域２とドレ
イン領域３が形成されている。ゲート電極１は、その一
部が深溝１１の内部に食込むように、半導体基板１０の
上に、ゲート絶縁膜９を介して形成されている。すなわ
ち、ゲート電極１は、深溝１１の側壁および底壁に沿っ
て折曲げられている。なお、ゲート電極１の占有面積は
、従来の半導体装置と同じである。
次に、実施例にかかるＭＯＳトランジスタの動作を、第
４図を参照して、説明する。ゲート用電極６にしきい値
電圧ｖＴＮ以上の電圧を印加すると、ゲート絶縁膜９の
下側に反転層が形成され、ソース用電極５とドレイン用
電極７に電位差を設定しておくと、矢印１４で示°す電
流経路を通って、ドレイン３−ソース２間に電流が流れ
る。
４図を参照して、説明する。ゲート用電極６にしきい値
電圧ｖＴＮ以上の電圧を印加すると、ゲート絶縁膜９の
下側に反転層が形成され、ソース用電極５とドレイン用
電極７に電位差を設定しておくと、矢印１４で示°す電
流経路を通って、ドレイン３−ソース２間に電流が流れ
る。
さて、第３図を参照して、従来の半導体装置のトランジ
スタ基をＧＬとし、深溝の深さをＧＴとし、深溝の数を
ｎとすると、本実施例にかかる半導体装置のトランジス
タ基Ｇ０は、次式で表わされる。
スタ基をＧＬとし、深溝の深さをＧＴとし、深溝の数を
ｎとすると、本実施例にかかる半導体装置のトランジス
タ基Ｇ０は、次式で表わされる。
Ｇ□ −ＧＬ ＋ ２ ｎ Ｇｖ
上式において、６丁〉０であるので、ＧＯ＞Ｇ、となる
。
。
したがって、実施例によれば、従来と同じ占有面積で、
トランジスタ基のより大きなＭＯＳトランジスタが形成
され得る。
トランジスタ基のより大きなＭＯＳトランジスタが形成
され得る。
次に、第１図〜第３図に示す半導体装置の製造工程を、
第５Ａ図〜第５Ｄ図（断面図）および第６Ａ図〜第６Ｄ
図（平面図）に示す。
第５Ａ図〜第５Ｄ図（断面図）および第６Ａ図〜第６Ｄ
図（平面図）に示す。
ｍ５Ａ図および第６Ａ図を参照して、半導体基板たとえ
ばシリコン基板１０の主面であって、形成される予定の
ゲート電極の下方に位置する部分に、該ゲート電極の長
さ方向に並ぶ深溝１１を２個形成する。
ばシリコン基板１０の主面であって、形成される予定の
ゲート電極の下方に位置する部分に、該ゲート電極の長
さ方向に並ぶ深溝１１を２個形成する。
次に、第５Ｂ図および第６Ｂ図を参照して、このシリコ
ン基板１０を熱酸化し、深溝１１を含むシリコン基板１
０の主面上にゲート酸化膜９を形成する。その後、ポリ
シリコン１ａを深溝１１の内部を含むシリコン基板１０
の全面に堆積（デボ）させる。次に、レジスト（図示せ
ず）を塗布−し、このレジストを、形成される予定のゲ
ート電極のパターンに、写真製版技術によりバターニン
グし、レジストパターン１２を形成する。
ン基板１０を熱酸化し、深溝１１を含むシリコン基板１
０の主面上にゲート酸化膜９を形成する。その後、ポリ
シリコン１ａを深溝１１の内部を含むシリコン基板１０
の全面に堆積（デボ）させる。次に、レジスト（図示せ
ず）を塗布−し、このレジストを、形成される予定のゲ
ート電極のパターンに、写真製版技術によりバターニン
グし、レジストパターン１２を形成する。
次に、第５Ｃ図および第６Ｃ図を参照して、レジストパ
ターン１２をマスクにして、ポリシリコン１ａを反応性
イオンエツチングによりエツチングし、引き続きゲート
絶縁膜９をエツチングし、ゲート電極１を形成する。そ
の後レジストパターン１２を除去する。
ターン１２をマスクにして、ポリシリコン１ａを反応性
イオンエツチングによりエツチングし、引き続きゲート
絶縁膜９をエツチングし、ゲート電極１を形成する。そ
の後レジストパターン１２を除去する。
次に、第５ｐ図および第６Ｄ図を参照して、全面にレジ
スト（図示せず）を塗布し、形成すべきソース拳ドレイ
ン領域のパターンが現われるように、該レジストをバタ
ーニングする。このレジストパターン（図示せず）をマ
スクにして、シリコン基板１０と反対の導電型の不純物
（Ｐ型シリコン基板７ならＮ型の不純物であるＰ、Ａｓ
なと、Ｎ型シリコン基板ならＰ型不純物であるＢなど）
を注入する。その後、アニールを行なうと、シリコン基
板１０の主面にソース・ドレイン領域２゜３が形成され
、ＭＯＳトランジスタが得られる。
スト（図示せず）を塗布し、形成すべきソース拳ドレイ
ン領域のパターンが現われるように、該レジストをバタ
ーニングする。このレジストパターン（図示せず）をマ
スクにして、シリコン基板１０と反対の導電型の不純物
（Ｐ型シリコン基板７ならＮ型の不純物であるＰ、Ａｓ
なと、Ｎ型シリコン基板ならＰ型不純物であるＢなど）
を注入する。その後、アニールを行なうと、シリコン基
板１０の主面にソース・ドレイン領域２゜３が形成され
、ＭＯＳトランジスタが得られる。
第７図は、この発明め他の実施例にかかる半導体装置の
断面図である。第７図に示す実施例は、以下の点を除い
て、第３図に示す実施例と同様であるので、同一または
相当する部分には同一符号を付し、その説明を省略する
。
断面図である。第７図に示す実施例は、以下の点を除い
て、第３図に示す実施例と同様であるので、同一または
相当する部分には同一符号を付し、その説明を省略する
。
ｆｆ１７図に示す実施例が第３図に示す実施例と異なる
点は、第３図に示す実施例の場合には深溝１１の深さが
一定であったのに対し、第７図に示すものは、深溝１１
の深さを異ならせて形成されている点である。それぞれ
の深溝１１の深さをＧＴｌ ＊ ＧＴ ２ ＋ Ｇ
Ｔ ＠ ｒ ＧＴ ４ とすると、この場合のトラン
ジスタ基Ｇｏは、次式のようになる。Ｇ５は従来の半導
体装置のトランジスタ基である。
点は、第３図に示す実施例の場合には深溝１１の深さが
一定であったのに対し、第７図に示すものは、深溝１１
の深さを異ならせて形成されている点である。それぞれ
の深溝１１の深さをＧＴｌ ＊ ＧＴ ２ ＋ Ｇ
Ｔ ＠ ｒ ＧＴ ４ とすると、この場合のトラン
ジスタ基Ｇｏは、次式のようになる。Ｇ５は従来の半導
体装置のトランジスタ基である。
ＧＯ＝ＧＬ＋２ （Ｇｖ Ｈ＋ＧＴ ２ ＋Ｃ；Ｔ ｚ
＋ＧＴ４） また、一般に、深溝の数をｎとすると、次式の関係が成
立する。
＋ＧＴ４） また、一般に、深溝の数をｎとすると、次式の関係が成
立する。
ＧＯ−ＧＬ ＋２ （ＧＴ ＋ ＋ＧＴ ２ ＋−・・
＋ｃＴ ｎ ）これらの式は、結局、深溝１１の数が多
くなるにつれて、トランジスタ基ＧＤが大きくなること
を示している。
＋ｃＴ ｎ ）これらの式は、結局、深溝１１の数が多
くなるにつれて、トランジスタ基ＧＤが大きくなること
を示している。
第８図は、この発明のさらに他の実施例にかかる半導体
装置の断面図である。この実施例では、ｎチャネルＭＯ
ＳＦＥＴとｐチャネルＭＯＳＦＥＴが混在しているＣＭ
Ｏ３の例である。シリコン基板（Ｐ型）１０の主面にｎ
ウェル１９が形成され、このｎウェル１９内にｐチャネ
ルＭＯＳＦＥＴ２５が形成され、ｐ型シリコン基板１０
にはｎチャネルＭＯＳＦＥＴ２６が形成されている。ｐ
チャネルＭＯＳＦＥＴ２５は、ゲート絶縁膜９、ソース
・ドレイン領域２０．２１およびゲート電極１ａを含ん
でいる。ｎチャネルＭＯＳＦＥＴ２６は、ゲート絶縁ｌ
！ｌＩ９と、ソース・ドレイン領域２２．２３とゲート
電極１ｂを含んでいる。半導体基板１０の主面であって
、それぞれのゲート電極１ａ、ｌｂの下方に位置する部
分に、ゲート電極１ａ、ｌｂの長さ方向に複数の深溝１
１が形成されている。そして、それぞれのゲート電極１
ａ。
装置の断面図である。この実施例では、ｎチャネルＭＯ
ＳＦＥＴとｐチャネルＭＯＳＦＥＴが混在しているＣＭ
Ｏ３の例である。シリコン基板（Ｐ型）１０の主面にｎ
ウェル１９が形成され、このｎウェル１９内にｐチャネ
ルＭＯＳＦＥＴ２５が形成され、ｐ型シリコン基板１０
にはｎチャネルＭＯＳＦＥＴ２６が形成されている。ｐ
チャネルＭＯＳＦＥＴ２５は、ゲート絶縁膜９、ソース
・ドレイン領域２０．２１およびゲート電極１ａを含ん
でいる。ｎチャネルＭＯＳＦＥＴ２６は、ゲート絶縁ｌ
！ｌＩ９と、ソース・ドレイン領域２２．２３とゲート
電極１ｂを含んでいる。半導体基板１０の主面であって
、それぞれのゲート電極１ａ、ｌｂの下方に位置する部
分に、ゲート電極１ａ、ｌｂの長さ方向に複数の深溝１
１が形成されている。そして、それぞれのゲート電極１
ａ。
１ｂの一部はこれらの深溝１１の内部に食込んで形成さ
れている。それぞれのゲート電極１ａ、１ｂがこの深溝
１１の側壁および底壁に沿って折曲げられている結果、
この実施例においても、集積密度を変化させずに、トラ
ンジスタ長が大きくなる。
れている。それぞれのゲート電極１ａ、１ｂがこの深溝
１１の側壁および底壁に沿って折曲げられている結果、
この実施例においても、集積密度を変化させずに、トラ
ンジスタ長が大きくなる。
以上、具体的な実施例を挙げて、この発明の半導体装置
について説明したが、本発明は、その精神または主要な
特徴から逸脱することなく、他の色々な形で実施するこ
とができる。それゆえ、前述の実施例はあらゆる点で単
なる例示にすぎず、限定的に解釈してはならない。本発
明の範囲は、特許請求の範囲によって示すものであって
、明細書本文には何ら拘束されない。さらに、特許請求
の範囲の均等範囲に属する変形や変更は、すべて本発明
の範囲内のものである。
について説明したが、本発明は、その精神または主要な
特徴から逸脱することなく、他の色々な形で実施するこ
とができる。それゆえ、前述の実施例はあらゆる点で単
なる例示にすぎず、限定的に解釈してはならない。本発
明の範囲は、特許請求の範囲によって示すものであって
、明細書本文には何ら拘束されない。さらに、特許請求
の範囲の均等範囲に属する変形や変更は、すべて本発明
の範囲内のものである。
［発明の効果］
以上説明したとおり、この発明によれば、主面を有する
半導体基板と、上記半導体基板の上に形成された上記Ｍ
ＯＳトランジスタのゲート電極と、上記半導体基板の主
面であって、上記ゲート電極の下方に位置する部分に、
上記ゲート電極の長さ方向に並んで形成された溝と、を
備え、上記ゲート電極の一部は上記溝の内部に食込んで
形成されているので、ゲート電極は溝の側壁および底壁
に沿って折曲げられる。その結果、集積度を何ら変えず
、トランジスタ長を大きくすることができる。
半導体基板と、上記半導体基板の上に形成された上記Ｍ
ＯＳトランジスタのゲート電極と、上記半導体基板の主
面であって、上記ゲート電極の下方に位置する部分に、
上記ゲート電極の長さ方向に並んで形成された溝と、を
備え、上記ゲート電極の一部は上記溝の内部に食込んで
形成されているので、ゲート電極は溝の側壁および底壁
に沿って折曲げられる。その結果、集積度を何ら変えず
、トランジスタ長を大きくすることができる。
その結果、電気特性の向上した半導体装置が得られると
いう効果を奏する。
いう効果を奏する。
第１図はこの発明の一実施例にかかる半導体装置の斜視
図である。第２図は、第１図に示す実施例にかかる半導
体装置の平面図である。第３図は第２図における■−■
に沿う断面図である。第４図は、実施例にかかる半導体
装置動作を説明するための図である。第５Ａ図〜第５Ｄ
図および第６Ａ図〜第６Ｄ図は、この発明の一実施例に
かかる半導体装置の製造工程を示した図である。第７図
は、この発明の他の実施例の断面図である。第８図は、
この発明のさらに他の実施例の断面図である。第９図は
従来のＭＯＳトランジスタの平面図である。第１０図は
第９図におけるＸ−Ｘ線に沿う断面図である。第１１図
は、ゲート長を延ばした従来のＭＯＳトランジスタの平
面図である。 図において、１はゲート電極、２はソース領域、３はド
レイン領域、９はゲート絶縁膜、１０はシリコン基板、
１１は深溝である。 なお、各図中、同一符号は同一または相当部分を示す。
図である。第２図は、第１図に示す実施例にかかる半導
体装置の平面図である。第３図は第２図における■−■
に沿う断面図である。第４図は、実施例にかかる半導体
装置動作を説明するための図である。第５Ａ図〜第５Ｄ
図および第６Ａ図〜第６Ｄ図は、この発明の一実施例に
かかる半導体装置の製造工程を示した図である。第７図
は、この発明の他の実施例の断面図である。第８図は、
この発明のさらに他の実施例の断面図である。第９図は
従来のＭＯＳトランジスタの平面図である。第１０図は
第９図におけるＸ−Ｘ線に沿う断面図である。第１１図
は、ゲート長を延ばした従来のＭＯＳトランジスタの平
面図である。 図において、１はゲート電極、２はソース領域、３はド
レイン領域、９はゲート絶縁膜、１０はシリコン基板、
１１は深溝である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ゲート電極を含むＭＯＳトランジスタを備えた半導体装
置であって、 主面を有する半導体基板と、 前記半導体基板の上に形成された前記ＭＯＳトランジス
タのゲート電極と、 前記半導体基板の主面であって、前記ゲート電極の下方
に位置する部分に、前記ゲート電極の長さ方向に並んで
形成された溝と、を備え、 前記ゲート電極の一部は前記溝の内部に食込んで形成さ
れている、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31900688A JPH02162768A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31900688A JPH02162768A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162768A true JPH02162768A (ja) | 1990-06-22 |
Family
ID=18105448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31900688A Pending JPH02162768A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
-
1988
- 1988-12-15 JP JP31900688A patent/JPH02162768A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| KR100510596B1 (ko) * | 2002-11-29 | 2005-08-26 | 한국전자통신연구원 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
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