JPH02162740A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特に微細なＭＯ３電界効果トラ
ンジスタを完全に自己整合的に製造する方法に関し、 上下２個のゲートを持つトランジスタの製造方法におい
て、上下２個のゲート電極とチャネル部を完全に自己整
合的に形成でき、微細化が容易で高集積化に適した半導
体装置の製造方法を提供することを目的とし、 上下２個のゲート電極を備え、動作状態を制御する電界
効果トランジスタの製造方法において、上部ゲート電極
とチャネル部を形成する工程゛と、前記チャネル部側面
を窒化膜で覆う工程と、前記チャネル部の下部に下部ゲ
ート電極を形成する工程と、前記窒化膜を除去しシリコ
ンの選択エピタキシャル成長によりチャネル部側面にソ
ース・ドレイン部を形成する工程とを含むことを特徴と
する半導体装置の製造方法を含み構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法、特に微細なＭＯ３電
界効果トランジスタを完全に自己整合的に製造する方法
に関する。

〔従来の技術］ 近年、半導体集積回路が益々微細化され、集積度が向上
している。それに伴い従来の平面上のみに形成する素子
構造では、高集積化に対応できなくなっている。そのた
め、三次元集積回路という概念が具現化されてきた。こ
の三次元集積回路は、いくつかのデバイス層が積層され
、絶縁層により互いに分離され立体集積化された回路で
あり、このためにはＳ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ
　Ｉｎ５ｕｒａｔｏｒ）構造が用いられる。

第３図は従来のＳＯ１構造によるＭＯＳ）ランジスタの
模式的な構成図である。同図に示すように、半導体基板
の下部素子３１の上に絶縁層３２が形成され、この絶縁
層３２上に上層素子を構成するＭＯＳトランジスタのソ
ース部３３、ドレイン部３４、チャネル部３５、ゲート
電極３６が形成されている。

この上層のＭＯＳ）ランジスタでは、例えばソースを接
地し、ドレインに正電圧（ｖ４）を印加し、ゲート電圧
を印加することで、ドレインからソースへ流れるドレイ
ン電流（Ｉ４）が制御される。

ところが、上層に形成される素子では、ＭＯ３電界効果
トランジスタのチャネル部３５は電気的に浮いた状態と
なり、第４図に示すように、動作中ドレイン電圧（ｖ４
）がある値以上になるとドレイン電流（Ｉ６）が突然増
加したり、また、上層と下層のトランジスタ間において
相互干渉（クロストーク）が発生するなど、トランジス
タ動作を不安定にすることが起こる。さらに、トランジ
スタを微少化していくと、一つのゲート電極ではキャリ
アを制御することが困難になってくる。

そこで、上記の問題を解決するために、チャネル部の下
部にもう一つの制御ゲートを設けたトランジスタが提案
されている。

第５図は従来の上下に２つのゲートを持つＭＯＳトラン
ジスタの構成図である。同図において、半導体基板４１
上に形成した活性層にソース部４２、ドレイン部４３、
チャネル部４４が形成され、このチャネル部４４を挟ん
で上下にそれぞれゲート酸化膜４５．４６を介して上部
及び下部ゲート電極４７．４８が設けられ、下部ゲート
電極４８でチャネル部４４の電位を定めている。

しかし、このような２個の上部及び下部ゲート電極４７
．４８を持・つＭＯＳトランジスタでは、それぞれのゲ
ート電極４７．４８　、チャネル部４４を製造するため
に、非常に多くのマスク合わせが必要になり、全てを完
全に自己整合的に製造することができず、高集積化がで
きなかった。そのため、かかる構造のＭＯＳトランジス
タはせっかく良い特性を持ちながら三次元素子の一部と
しての採用を見送られてきていた。

（発明が解決しようとする課題〕 すなわち、従来の製造方法では、上下２個のゲートを持
つＭＯ３Ｉ−ランジスタにおいて、上部及び下部ゲート
電極４７．４８　、チャネル部４４を完全に自己整合的
に形成できないため、製造工程が複雑になるとともに、
微細化が困難で高集積化できなかった。

そこで本発明は、上下２個のゲートを持つトランジスタ
の製造方法において、上下２個のゲート電極とチャネル
部を完全に自己整合的に形成でき、微細化が容易で高集
積化に適した半導体装置の製造方法を提供することを目
的とする。

〔課題を解決するための手段〕

上記課題は、上下２個のゲート電極を備え、動作状態を
制御する電界効果トランジスタの製造方法において、上
部ゲート電極とチャネル部を形成する工程と、前記チャ
ネル部側面を窒化膜で覆う工程と、前記チャネル部の下
部に下部ゲート電極を形成する工程と、前記窒化膜を除
去しシリコンの選択エピタキシャル成長によりチャネル
部側面にソース・ドレイン部を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。

〔作用〕 第１図（ａ）〜（ｄ）は本発明製造方法の原理説明図で
ある。まず、同図（ａ）をみると、１１はシリコン基板
などの半導体基板、１２は上下層の素子を分離する酸化
（Ｓｔｏｗ）膜、１３”はチャネル電位制御用の多結晶
シリコン層から成るバックゲート電極、１４はバックゲ
ート用のゲート酸化膜、１５’　は単結晶シリコン層か
ら成るチャネル部、１６はフロントゲート用のゲート酸
化膜、１７°は素子動作制御用の多結晶シリコン層から
成るフロントゲート電極であり、フロントゲート電極１
７゛がパターン形成され、次いでチャネル部１５゛　ま
でがエツチング形成される。

次に、同図■）に示すように、ＳｉＯ□とエツチング選
択性を有する窒化（Ｓｉ３Ｎ４）膜２０を全面に成長さ
せる。次に、同図（Ｃ）に示すように、異方性エツチン
グによりＳｉ３Ｎ４膜２０を側壁にのみ残しあとはエツ
チングし、続いてバックゲート電極１３°までエツチン
グを行う。次に、同図（ｄ）に示すように、バックゲー
ト電極１３”の側壁を酸化した後、５ｉｚＮａＷＩＪ、
２０をウェットにて除去し、チャネル部１５゛側壁の単
結晶シリコンを露出させる。その状態でシリコンを選択
成長させソース部２２ａ及びドレイン部２２ｂを形成す
る。

すなわち本発明では、フロントゲート電極１７″、チャ
ネル部１５゛、バックゲート電極１３”が完全に自己整
合的に形成される。従って、マスク合わせが少なく工程
が簡単になり、かつ微細化が容易で高集積化が可能にな
るのである。

〔実施例〕

以下、本発明を図示の一実施例により具体的に説明する
。

第２図（ａ）〜（ハ）は本発明実施例のＭＯＳトランジ
スタの製造工程断面図である。なお、第１図に対応する
部分は同一の符号を記し、また下層の素子形成プロセス
は省略する。

まず、同図（ａ）に示す如く、シリコン基板ｌｌ上に、
化学気相成長（ＣＶＤ）法により酸化１ｉ（ＳｉＯ□）
膜１２を３００ｎ＋ａの膜厚に堆積させ、さらにこのＳ
ｉＯ□膜１２上にＣＶＤ法により多結晶シリコンＮ１３
を成長させリンをドープする。その後、この多結晶シリ
コン膜１３の表面を酸化し、膜厚が１５ｎｍ程度のバッ
クゲート用のゲート酸化膜１４を形成する。このゲート
酸化膜１４上にＣＶＤ法により、アモルファスシリコン
層を成長させ、レーザービームを照射して溶融再結晶化
し、単結晶シリコン層１５とする。ここに、硼素を不純
物濃度が５　ＸＩＯ”ｃｍ−”程度になるよう注入する
。その後、フロントゲート用のゲート酸化膜１６を形成
し、再びこのゲート酸化膜１６上に多結晶シリコンＪｆ
ｆｌ１７を成長させる。これにリンをドープしてから、
ＣＶＤ法により５ｉＯｚ膜１日を３０ｎｍ程度の膜厚に
成長させる。

次に、同図（ｂ）に示す如く、フロントゲート電極１７
”をパターニング形成し、そのフロントゲート電極１７
°の側壁を酸化し、酸化（ＳｉＯ□）膜１９を形成する
。

次に、同図（Ｃ）に示す如く、フロントゲート電極１７
゛　とＳｉＯ□膜１８．１９をマスクにして多結晶シリ
コンＮ１７を異方性エツチングして、チャネル部１５゜
を形成する。

次に、同図（ｄ）に示す如＜、ＣＶＤ法により全面に窒
化（ＳｉＪ４）膜２０を４０ｎｍ程度の膜厚に堆積する
。

次に、同図（ｅ）ニ示す如＜　、５ｉ３Ｎ４ｔｌ’Ｊ２
０を異方性エツチングでフロントゲート電極１７′とチ
ャネル部１５°の側壁だけ残して、エツチングする。そ
の後、フロントゲート電極１７°　とチャネル部１５′
　をマスクにして、多結晶シリコン膜１３を異方性エツ
チングでエツチングし、バックゲート電極１３°を形成
する。

次に、同図（ｆ）に示す如く、露出したバックゲート電
極１３”の側壁を酸化してＳｉｎｇ膜２１膜形１し、例
えば、１１３ＰＯ４によるウェットにて側壁の５ｉＪａ
膜２０をエツチングする。この状態では、チャネル部１
５°の側壁の単結晶シリコン部が露出する。

次に、同図（局に示す如く、チャネル部１５゛　の側壁
に露出した単結晶シリコン部にシリコンの選択エピタキ
シャル成長により、ソース部２２ａとドレイン部２２ｂ
を形成する。これらを所定の大きさにエツチングする。

その後、この状態で再び酸化を行い、ヒ素（Ａｓ）イオ
ンをエネルギー４０ＫｅＶ、ドーズ量が２　ＸＩＯ”ｃ
ｍ””程度注入し、８５０°Ｃ程度で活性化を行う。

次に、同図（ハ）に示す如く、ＣＶＤ法によりＳｉｎｇ
膜２３を２００ｎｍ程度の膜厚に堆積する。次に、ＢＳ
ＧまたはＢＰＳＧ膜２４を５００ｎｍ程度堆積し、熱処
理を加え、リフローにより平坦化を行う。次に、所定の
コンタクトホールを開口し、そこにアルミニュウム配線
２５ａ　、　２５ｂを行う。なお、図示しないがフロン
トゲート電極１７′　　とバックゲート電極１３′　の
コンタクトも形成される。

上記ＭＯＳトランジスタの製造方法によれば、チャネル
部１５゛　の上下にそれぞれフロントゲート電極１７°
とバックゲート電極１３°を持つトランジスタが製造さ
れ、このフロントゲート電極１７′チヤネル部１５′、
バックゲート電極１３°は、上記の工程において完全に
自己整合的に製造されるため、マスク合わせが少なく工
程が簡単になり、かつ微細化が容易で高集積化が可能に
なった。

〔発明の効果〕

以上説明した様に本発明によれば、上下２個のゲートに
よってキャリアを制御する電界効果トランジスタは、完
全に自己整合的に形成されるため、工程が簡単になると
ともに、微細化が容易で高集積化が可能になる効果があ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明製造方法の原理説明図、
第２図（ａ）〜（ハ）は本発明実施例のＭＯＳトランジ
スタの製造工程断面図、 第３図は従来のＳｏｌ構造によるＭＯ３ｔ−ランジスタ
の構成図、 第４図は第３図のＭＯ３Ｉ−ランジスタの電流−電圧特
性を示す図、 第５図は従来の上下に２つのゲートを持つＭＯＳトラン
ジスタの構成図である。 図中、 １１はシリコン基板、 １２はＳｉ０ｇ膜、 １３は多結晶シリコン膜、 １３゛　はバックゲート電極、 １４はゲート酸化膜、 １５は単結晶シリコン層、 １５°はチャネル部、 １６はゲート酸化膜、 １７は多結晶シリコン層、 １７″はフロントゲート電極、 １８、１９．２１はＳｉＯ２膜、 ２０はＳｉ３Ｎ、膜、 ２２ａはソース部、 ２２ｂはドレイン部、 ２３はＳｉｎ、膜、 ２４はＢＳＧまたはＢｒ’ＳＧ膜、 ２５ａ　、　２５ｂはアルミニュウム配線を示す。 １・・・シリコン益方反 ２２ｂ・・・ドレイ゛ノ合じ 特許出願人　　　富士通株式会社 代理人弁理士　　久木元　　　彰 同　　大菅義之 本発ＭＰＩ駁造ｊ法の屑、理孔鯛図 第１図 １１−−−シリコン組 ７−−−勿古Ｓらシリコン層 精報」大Ｍ丸仲ｔ１のＭ○ｓトランジスタのもムぎエノ
！由Ｔ面■４第２図 ケート電入シ３６ −３−、ネル耶３５ ６Ｌ禾のＳｏｌお４鰺鮫−１；ＪるＭＯＳトランジ°ス
クの↑赫図第 図 畦の上下に２つめケート乞特つＭｏＳトラン大夕の８り
六Ｊ囮第 図 芽ｉ廷乙のＭＯＳトラ）・７スクの電た一電月併舟・庄
仁示Ｔ図第４図

Claims (1)

1. 【特許請求の範囲】 上下２個のゲート電極を備え、動作状態を制御する電界
   効果トランジスタの製造方法において、上部ゲート電極
   （１７′）とチャネル部（１５′）を形成する工程と、 前記チャネル部（１５′）側面を窒化膜（２０）で覆う
   工程と、 前記チャネル部（１５′）の下部に下部ゲート電極（１
   ３′）を形成する工程と、 前記窒化膜（２０）を除去しシリコンの選択エピタキシ
   ャル成長によりチャネル部側面にソース・ドレイン部（
   ２２ａ、２２ｂ）を形成する工程とを含むことを特徴と
   する半導体装置の製造方法。