JPH02157975A - グラフイツク・コンピユータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 本発明は、画儂の図形表示に利用されるコンピュータシ
ステムに関する。以下、本発明を説明するに際しては回
路、ブロック線図、信号、真理値表、ビット長さ２画素
長さなどを特定して挙げるが、そのような詳細な事項が
単に本発明の理解を一層深めるという目的で開示される
にすぎず、下記の特定の詳細な事項を含まずとも本発明
を実施しうる。ことは当業者には明白であろう。ま九、
場合によっては、本発明を無用に不明瞭にしないため、
周知の回路をブロック線図の形態で示すこと本ある。

〔発明の実施例〕

第１図には、本発明の環境全般のブロック線図が示され
ている。ＣＰＵ９は、ここでは、第１図に示す他の構成
要素の外にある回路を含むものとして規定されており、
以下に説明する本発明の動作に必要なデータ、制御信号
及びアドレスをＣＰＵインタフェース１０を介して提供
する。

ＣＰＵ９はＣＰＵインタフェース１０を介してメモリイ
ンタフェース１４にもアドレスを提供すると共に、デー
タ経路回路１２にデータを提供する。データ経路回路１
２には、メモリインタフェース１４により表示用７レー
ムバツフア１３から読取られたデータも提供される。デ
ータ経路回路１２によりメモリインタフェース１４へ出
力されたデータは、メモリインタフェース１４から、７
レームバツフアのＣＰＵ９により指定されたアドレスに
書込まれる。本発明は、データ経路回路１２の特定の回
路構成とその技術に関する。ＣＰＵ９゜ＣＰＵ　（フタ
フェース１０．フレームバツフ７１３及びメモリインタ
フェース１４に関する詳細は計算機生成図形表示の分野
の当業者には明白であろうと考えられるので、本発明を
正しく理解する上で必要である場合を除き詳細には説明
しない。

次に、第１図のデータ経路回路１２の機能レベルブロッ
ク線図である第２図を参照して、データ経路回路１２を
詳細に説明する。以下の説明には、「宛先」データと、
「ソース」データという用語が取入れられている。宛先
データは、フレームバッファに書込まれるデータ、又は
まさに書込まれようとしているフレームバッファのアド
レスに現在存在するデータである。ソースデータは、３
つのソース、すなわち、字体レジスタ２０に字体ソース
データを提供するＣＰＵ９　　と、所定のパターンを記
憶し、パターンソースデータを提供スる。

パターンレジスタ２７と、フレームバッツアソースデー
タを提供するソースブロックレジスタ２４０３つの中の
いずれか１つから提供されるデータである。パターンレ
ジスタ２７がパターンソースデータを保持しているのに
対し、ソースブロックレジスタ２４は、フレームバッフ
ァからメモリインタフェース１４を介して読取られたソ
ース情報を供給する。データ経路回路１２はソースデー
タと宛先データと組合せ、新た表宛先データを発生する
。その宛先データはフレームバッファの所望の記憶場所
に書込まれ、最終的にはビデオ表示装置に表示される。

宛先ラッチＴ８に記憶されている宛先データは、フレー
ムバッファ１３のアドレスされた記憶場所からメモリイ
ンタフェース１４を介して読取られたものである。適切
なアドレスは、ＣＰＵ９　　からメモリインタフェース
１４に提供される。宛先データは宛先ランチＴ８に保持
された後、以下にさらに詳細に説明するように、字体レ
ジスタ２０゜パターンレジスタ２７又はソースブロック
レジスタ２４により供給される３つのソースデータの中
のいずれか１つと、ＣＰＵ９により指定されたプール演
算によって組合される。ソースデータと、宛先データと
の組合せの結果、新たな宛先データが得られ、その宛先
データは宛先データ出力ラッチ７４を介して供給されて
、ＣＰＵ９からメモリインタフェース１４に供給された
アドレスにより指定されるフレームバッファメモリ内の
記憶場所に書込まれる。

ある動作モードにおいては、本発明は、字体ソースデー
タ（字体レジスタ２０により供給される）ヲフレームバ
ツ７ア宛先データ（宛先ラッチ７８により供給される）
と組合せる。ユーザーが字体データの表示を要求すると
、ＣＰＵ９は、字体レジスタ２０にその字体データを出
力させる指令を発行する。続いて、このデータは、Ｃｐ
Ｕ９の制御ら下に、マルチプレクサ３０により選択され
、マルチプレクサ３２により再度選択され、バレルシッ
ク３６に入力される。

字体レジスタとパターンレジスタ２Ｔとの間（マルチプ
レクサ３０の場合）で、及びマルチプレクサ３０の出力
とソースブロックレジスタ２４との関（マルチプレクサ
３２の場合）で選択されたと同様に、マルチプレクサ３
０及び３２は、バレルシフタ３６に入力されるべきデー
タのソースを選択する。バレルシフタ３６は、マルチプ
レクサ３０から得た字体データが、フレームバッファ１
３内部で、たとえば、１６画素メモリアクセスを経て整
列するように、字体データを所定のビット数だけ動かす
。１例を挙げると、フレームバッファ１３の１３番目の
画素記憶場所で始まる１０ピット幅の字体を書込む場合
には、バレルシフタ３６は、字体データを場所１３個分
シフトさせる命令をＣＰＵ５から受信する。これにより
、字体データの始まりの位置は、フレームバッファメモ
リ１３のこれから作用を受けようとする１６画素部分に
おける７レームバツフア１ａ内の第１３のアドレスとア
ライメントされることになる。従って、字体データがフ
レームバッファメモリに書込まれるときに１字体データ
がＣＰＵ９　から送られて来たアドレスにより決定され
る正しい記憶場所に整列するように、アライメントのた
めの手段としてバレルシフタ３６が使用されることがわ
かる。

バレルシフタ３６により供給されるシフト済データは、
マルチプレクサ４５，４７，４９，５１゜５３．５７．
５９及び６１を介して、一連の８ビットラッチ４６，４
８，５０，５２，５４．５６゜５８及び６０へそれぞれ
供給される。この一連のラッチはフレームバッファに書
込まれる１画素分のデータをそれぞれ記憶する（合わせ
て８画素）。

本発明では、各ラッチ４６，４８．５０．５２゜５４．
５６．５８及び６０が８ビツト分のデータを記憶できる
ように８つの８ビツトラツチを使用しておシ、従って、
８つの画素のそれぞれについて８つのプレーンに情報（
＠３図に関して以下に説明する通シ）を含むことになる
。好ましい実施例ニヨれば、フレームバッファの１６６
画素のメモ１）スペース（ビデオ表示装置の１６個の画
素ニ対応する）は１回のメモリアクセスで更新されるの
で、８画素分の情報は１メモリアクセスの半分である。

次のメモリアクセスから得られた残る８画素分の情報は
、メモリサイクル動作の後半で、前半の動作と同様にバ
レルシフタ３６へ送られた後、ラッチ４６．４８，５０
．５２，５４，５６゜５８及び６０に分配される。単色
の場合は画素ごとに１ビツトのモード（字体−１）で字
体データを利用することができ、カラーの場合には画素
ごとに８ビツトのモード（字体−８）で字体データを利
用できる。字体−１モードでは、拡張回路４２は画素ご
とに１ビツトの動作を８回繰返す。ラッチ４６．４８．
５０．５２，５４，５６．５８及び６０は字体データを
、−度に８ビツトずつ、以下に第４図に関して説明する
プールラスター演算回路６４０１つの入力端子に供給す
る。宛先ラッチ７８に保持されたフレームバッファ宛先
データは時を同じくして解放されて、プールラスター演
算回路６４の第２の入力端子へ供給される。

同様に以下に第４図に関して説明するプレーンラスター
演算選択回路６２と、プールラスター演算回路６４は、
その後、宛先ラッチ７８からのフレームバッファ宛先デ
ータを、元々は字体レジスタ２０により供給され九デー
タであるラッチ４６゜４８．５０，５２，５４，５６．
５８及び６０からの字体ソースデータと、所定のプール
演算によって組合せる。図形表示に共通して実行可能で
あるプール演算を第１表に示す。

第１表 番号　　演　算 ０　　クリア １　　否定論理和 ２　　消去 ３　　稼出否定 ４　　消去逆転 ５　　否定 ６　　排他的論理和 ７　　否定論理積 ８　　論理積 説　　　　明 ｄ〈−（ω ｄ〈−（〜（（ｄ）ｌ（ｓ））） ａ＜−（（ａ）Ａ〜（８）） ｄ〈−（〜（Ｓ）） ｄ＜−（（〜（ｄ）＆（ｓｔ）） ｄ〈−（〜ｄ）） ａ＜　−（（ｄ）Ａ（ａ）　） ｄ〈−（〜（ｄ）＆（ｓ）） ｄ＜−（（ｄ）＆（ｓ）） ９　等価　　　　　　ｄ　＜　−（ｄ）Ａ〜（Ｓ））ノ
ー・ １０　　オ、Ｖ−ツヨ：／ｄ＜−（ｄ）１１　　ペイン
ト否定　　　ｄ〈−ω）Ｉ−（ｓ））１２　　描出　　
　　　　ｄ　＜　−（ｓ）１３　　ペイント逆転　　ｄ
＜　−（〜（ｄ）　ｌ　（ａ）　）１４　　ペイント　
　　　ｄ　＜−（（ｄ）　Ｉ　（ｓ）　）１５　　セッ
ト　　　　　ｄ〈−（〜Ｏ）表中、〜＝１の複数 １＝論理和 △＝排他的論理和 ＆＝論理積 ｄ＝宛先データ ８＝ソースデータ ソースデータと宛先データは、プレーンラスター演算選
択回路６２及びプールラスター演算回路６４により、次
のようにして組合される。ＣＰＵ９は、それぞれ４ビツ
トずつの４つのビット群をデータ線６５を介してプレー
ンラスター演算選択回路６２に供給する。それぞれ４ビ
ツトの各ビット群は、実行可能表１６１１類のプール演
算のいずれか１つを符号化している。プレーンラスター
演算選択回路６２には、８つのプレーンのそれぞれに関
する前景色（ＦＣＣ）状態信号及び背景色（ＢＧＣ）状
態信号もＣＰＵ５から供給される。ＦＣＣ信号と、ＢＧ
Ｃ信号とは、　ビデオ表示されるべき画像の前景色と、
背景色とをそれぞれ表わす。ビット分解能をさらに高め
たシ、３色以上の色を使用しても良いことは明白であろ
う。

プレーンごとに、プレーンラスター演算選択回路６２０
入力端子ではＦＧＣ信号とＢＧＣ信号の４種類の組合せ
が可能であるので、ＦＧＣ信号とＢＧＣ信号による決定
に従って、４ビツトずつの４つのビット群の中から１つ
が選択される。選択された４ビツト群は所望のプール演
算を表示しておシ、プールラスター演算回路６４へ出力
される。

そこで、プールラスター演算回路６４は、プレーンラス
ター演算選択回路６２により指定されたプール演算によ
って、ソースデータと宛先データとを組合せる。

字体ソースデータと、７レームバツ７ア宛先データＤＯ
Ｇ””０７７　　との組合せの結果は出力ラッチ７４に
供給され、その後、出力ラッテ７４から第１図のメモリ
インタフェース１４へ出力される。そこで、メモリイン
タフェース１４はその新たな宛先データをフレームバッ
ファ１３のＣＰＵ９から供給され次アドレスにより指定
される記憶場所に書込む。

本発明は、ソースデータと宛先データとを組合せるプー
ル演算の種類を決定するために、背景色情報及び前景色
情報をｆＦ＋＋用するという独自の特徴をこのようにし
て実現する。

本発明の好ましい実施例においては、フレームバッファ
メモリは、それぞれが第３図に示すようにビデオ表示装
置の画素を表わす８つのプレーンに分割されているので
、上述のようなデータの組合せは、フレームバッファメ
モリで、−度に１プレーンずつ実行される。

再び第２図に戻って説明すると、線を描く場合、パター
ンレジスタ２７が使用される。パターンレジスタ２７に
は、ＣＰＵ９　からパターンソースデータが供給される
。好ましい実施例では、パターンレジスタは１６ｘ１６
ビツトの２進値マトリクスであシ、１つの１６ビツト行
を所望のソースとして選択するアドレスをＣＰＵ９から
受取る。この１６ビツト行は、表示されるとき、最終的
には、その都度、ビデオ表示装置の１本の走査線の１６
番目の画素から出発しながら、その走査線の全長に沿っ
て論理的に反復する。マルチプレクサ２８は、ＣＰＵ９
の制御の下に、パターンレジスタ２Ｔからのパターンデ
ータの１６ビツトバーセルを、８ビツトの増分を行いな
がら選択する。マルチプレクサ３０は、同様にＣＰＵ　
９の制御の下に、続いて８ビツト増分を選択し、それを
マルチプレクサ３２へ提供する。そこで、マルチプレク
サ３２は情報の８ビツトパーセルを選択し、それをバレ
ルシフタ３６へ提供する。

ハターン情報を供給しているときのバレルシック３６は
受動的であシ、データビットを所定のビット数だけシフ
トすることをせずにパイプラインとして動作し、８ビツ
ト分の増分パターンデータをラッチ４６，４８，５０，
５２，５４，５６゜５Ｂ及び６０に供給する。８ビツト
の増分パターンデータは拡張回路４２により８回繰返さ
れ、その結果、情報はラッチ４６〜６ｏごとに複製され
ることになるので、各ラッチは８ビツトのパターンデー
タを得る。

ラッチ４６，４８，５０，５２，５４．５６゜５８及び
６０に保持された情報は、ＣＰＵの制御の下に、プール
ラスター演算回路８４に供給される。この回路は、先に
簡単に説明しなように、また、以下に第４図に関して詳
細に説明するように１ハターンレシスタ２７にょシ供給
されたソース情報を、宛先ラッチ７８から供給された宛
先データと、ＣＰＵ５　により指定され喪ブール演算を
経て組合セる。パターンソースデータと、フレームバッ
ファ宛先データとの組合せの結果得られたデータは、出
力ラッチＴ４に供給された後、出力ラッチＴ４から第１
図のメモリインタフェース１４へ出力さ些る。そこで、
メモリインタフェース１４は新＆＆宛先データをフレー
ムバッファ１３０ＣＰＵ９から供給さ°れたアドレスに
より指定される記憶場所に書込む。

第２図のデータ経路回路１２にょ夛支援されるもう１つ
の動作は、ブロック画像転送（ＢＬ＝ＩＴ）である。こ
の場合のソースデータは、フレームバッファに記憶され
ているデータである。従って、ソースブロックレジスタ
２４がメモリインタフェース１４に結合され、メモリイ
ンタフェース１４はフレームバッファ１３に結合されて
いる。フレームバッファソースデータのアドレスされた
１ブロツクはフレームバッファ１３から読取られて、ソ
ースブロックレジスタ２４へ提供される。そこで、ソー
スブロックレジスタ２４は、ＣＰＵ９の制御の下に、フ
レームバッファノースデーｐ　ヲマルチフレクサ２６へ
出力する。マルチプレクサ２６ハソのフレームバッファ
ソースデータを、ｓ画ｇ分の増分をしながら、バレルシ
フタ３４へ出力する。バレルシフタ３４及び３６は、Ｃ
ＰＵ５の制御ＩＫ従って、フレームバッファソースデー
タを、宛先ラッチ７８から供給された７レームバツフア
宛先データと整列させる。ラッチ４６．４Ｂ。

５０．５２．５４．５６．５８及び６０はフレームバッ
ファデータをラッチした後、プールラスター演算回路６
４に向けて解放する。プールラスター演算回路６４は、
上述のように、フレームバッファソースデータと７レー
ムバツフア宛先データとを組合せるために、ＣＰＵ９　
により指定されたプール演算を実行し、組合せられたデ
ータを宛先データ出力ラッチ７４に供給する。このデー
タは、メモリインタフェース１４を介して、フレームバ
ッファ１３に書込む。

第４図には、プレーンラスター演算選択回路６２及びプ
ールラスター演算回路６４０機能ブロック線図が示され
ている。第３図に示すように、フレームバッファ１３は
８つのプレーンに分割されている。各プレーンは、ｘＹ
力方向、ビデオ表示装置の両津を１つずつ含む。第４図
の回路は各プレーンに次のようにして情報を書込む。レ
ジスタ８Ｇ、８２．８４及び８６は、それぞれ４ビツト
のコードを記憶することにより、実行可能な１６種類の
プール演算の中の１つを指示する。第１表は、１６種類
のプール演算と、その４ビツトコードとを示す。先に述
べ念ように、この情報はＣＰＵにより第２図のデータ線
６５を介して供給される。

プレーンラスター演算選択回路６２は、８つのプレーン
のそれぞれに対して１つずつ、合わせて８つの４：１！
ルチプレクサをさらに具備する。尚、第４図には、その
うち２つ（８８及び９２）のみが示されている。プレー
ンラスター演算選択回路６２の４：１マルチプレクサは
、全て、同じように動作するので、第４図のマルチプレ
クサ８８の動作を説明すれば、他の７つのマルチプレク
サの動作が自られかるであろう。

マルチプレクｔ８８は、そのＦＣＣ入力端子と、ＢＧＣ
入力端子とに提供される前景ビット及び背景ビットの組
合せにより決定された通りに、４つのレジスタ８０，８
２，８４及び８６の中から１つを選択する。選択後、マ
ルチプレクサ８８から出力される４つのビットは第４図
のプレーンＯに対応している。生成され々ければ力らな
い情報は８画素分であるので、この情報は８回複製され
なければならない。このように、プレーンラスター演算
選択回路６２のマルチプレクサごとに、プールラスター
演算回路６４には、対応する８つのマルチプレクサが含
まれていることになる。喪とえば、プレー１０に対して
８つのマルチプレクサ９４があシ、プレー７７に対して
は８つのマルチプレクサ９８がある。

選択された４つのビットはメモリの８つのプレーンのそ
れぞれに対して提供されるので、６４ビツトのソースデ
ータと、６４ビツトの宛先データとが、プールラスター
演算回路６４の６４個のマルチプレクサにより、プレー
ンラスター演算選択回路６２により選択されたプール演
算を使用して処理されることＫｅる。さらに詳細に、マ
ルチプレクサ９４に特定して説明すれば、マルチプレク
サ８８から出力された４つのビットは、選択されたプー
ル演算に関して真理値表から得られた結果を表わす。た
とえば、第１表に関して説明すると、プール演算が否定
である場合、演算の番号は５となるが、これは０１０１
のビットパターンを表わす。否定の真理値表は次のよう
に表わされても良い。

当然の゛ことながら、この結果はプール演算の番号と同
じである。従って、マルチプレクサ０．０に対するＤｏ
　Ｏ入力が１であυ％ＳＯＯ入力がＯである（否定の場
合には、これは実際には「ビット・ケア」に尚たる）場
合には、マルチプレクサ８８からの０１０１人力はマル
チプレクサＯ１ＯにＯを出力させる。このようにして、
元来はマルチプレクサ９４への制御入力であるものをデ
ータとして利用すると共に、元来はデータ入力であるも
のを制御入力として利用するととにより、プールラスタ
ー演算を迅速に且つ比較的低コストで実行する方法が実
現される。

このようにソースデータと、宛先データとを組合せた結
果は宛先データ出力ラッチＴ４へ提供され、出力ラッチ
Ｔ４は新たな宛先データを解放する。この宛先データは
、ＣＰＵ９から提供されたアドレスにより決定されるフ
レームバッファメモリの記憶場所に書込まれる。

上述の発明を本発明の趣旨から逸脱せずに他の特定の形
態で異境化しても差支えないことも明白であろう。従っ
て、以上の説明は例示を目的とするもので、限定的な意
味をもたないとみなされるべきであり、本発明の範囲は
特許請求の範囲の中に示されている。

【図面の簡単な説明】

第１図は、本発明の環境を示すブロック線図、第２図は
、本発明を包含するデータ経路回路のブロック線図、 第３１１ｉ、フレームバッファ内の情報の８つのプレー
ンを示す概略図、 第４図は、プレーンラスター演算選択論理６２及びプー
ルラスター演算論理６４のブロック線図°命る。 ９・・・・ＣＰＵ、１０・・・・ＣＰＵインタフェース
、１２・・・拳データ経路回路、１３・・φ・フレーム
バッファ、１４・・・−メモリインタフェース、２０＠
［相］・・字体レジス／、２４番・・・ソースブロック
レジスタ、２６・１１嗜−マルチプレクサ、２７・・・
・パターンレジスタ、２８．３Ｇ、３２−ｅ書・マルチ
プレクサ、３４１３６・・・ｅバレルシ７り、４２・・
・φ拡張回路、４５，４Ｔ、４９．５１．５３，５５．
５７゜５９・・・・マルチプレクサ、４６，４１３．５
Ｇ。 ５２．５４，５６．５Ｂ、６０・・・拳ラッチ、６２・
・・・プレーンラスター演算選択回路、６４＠・・拳プ
ールラスター演算回路、７４・・・拳宛先データ出力ラ
ッチ、７８−・拳・宛先ラッチ、８０，８２，８４，８
６・・・・レジスタ、８８、！１２，９４，９８・・拳
・マルチプレクサ。

Claims (3)

【特許請求の範囲】
1. （１）背景色制御信号と、前景色制御信号とを含む制御
   信号を発生する中央処理装置を含み、複数のプレーンに
   関してフレームバッファメモリにデータを記憶するため
   に、字体レジスタ、パターンレジスタ及びソースブロッ
   クレジスタの中の１つから選択されるソースデータと、
   前記フレームバッファメモリから選択される宛先データ
   とに対してプールラスター演算を実行する装置において
   、 ａ）前記字体レジスタ、前記パターンレジスタ及び前記
   ソースブロックレジスタに結合されて、ソースデータを
   選択するソースデータ選択手段と； ｂ）前記中央処理装置に結合されて、前記中央処理装置
   により発生される前記背景色制御信号及び前記前景色制
   御信号を使用し、前記複数のプレーンのそれぞれについ
   て実行されるべきプールラスター演算を選択するプレー
   ンプールラスター演算選択手段と； ｃ）前記プレーンプールラスター演算選択手段、前記ソ
   ースデータ選択手段及び前記フレームバッファメモリに
   結合されて、前記フレームバッファメモリへのデータ記
   憶のために、前記複数のプレーンのそれぞれについて前
   記ソースデータ及び前記宛先データに対し選択されたプ
   ールラスター演算を実行するプールラスター演算回路と
   を具備する装置。
2. （２）背景色制御信号と、前景色制御信号とを含む制御
   信号を発生する中央処理装置を含み、複数のプレーンに
   関してフレームバッファメモリにデータを記憶するため
   に、字体レジスタ、パターンレジスタ及びソースブロッ
   クレジスタの中の１つから選択されるソースデータと、
   前記フレームバッファメモリから選択される宛先データ
   とに対してプールラスター演算を実行する装置において
   、 ａ）前記字体レジスタ、前記パターンレジスタ及び前記
   ソースブロックレジスタに結合されて、ソースデータを
   選択するソースデータ選択手段と； ｂ）ｉ）前記中央処理装置に結合されて、前記中央処理
   装置により発生される所定のプールラスター演算を記憶
   する複数のレジスタと； ｉｉ）前記複数のプレーンにそれぞれ対応し、前記プレ
   ーンのそれぞれについて、前記複数のレジスタの中の１
   つに記憶されたプールラスター演算を選択する複数のマ
   ルチプレクサで、前記マルチプレクサは、それぞれ、前
   記中央処理装置により発生される対応する前景色制御信
   号と、背景色制御信号とを１つずつ有し、それらの制御
   信号は、前記マルチプレクサにより、前記プレーンの中
   の対応する１つについて実行されるべき前記プールラス
   ター演算を選択するために使用されるものとを含み； 前記中央処理装置と結合されて、前記中央処理装置によ
   り発生される前記背景色制御信号及び前記前景色制御信
   号を使用し、前記複数のプレーンのそれぞれについて実
   行されるべきプールラスター演算を選択するプレーンプ
   ールラスター演算選択手段と； ｃ）前記複数のプレーンに対応する複数のマルチプレク
   サを具備し、前記複数のマルチプレクサのそれぞれに対
   するデータ入力が前記プレーンプールラスター演算選択
   手段により選択されるプールラスター演算であり、前記
   複数のマルチプレクサに対する制御入力が前記ソースデ
   ータ及び前記宛先データであり、前記プレーンプールラ
   スター演算選択手段、前記ソースデータ選択手段及び前
   記フレームバッファメモリに結合されて、前記フレーム
   バッファメモリへのデータ記憶のために、前記複数のプ
   レーンのそれぞれについて前記ソースデータ及び前記宛
   先データに対し選択されたプールラスター演算を実行す
   るプールラスター演算回路とを具備する装置。
3. （３）背景色制御信号と、前景色制御信号とを含む制御
   信号を発生する中央処理装置を含むワークステーション
   において、複数のプレーンに関してフレームバッファメ
   モリにデータを記憶するために、字体レジスタ、パター
   ンレジスタ及びソースブロックレジスタの中の１つから
   選択されるソースデータと、前記フレームバッファメモ
   リから選択される宛先データとに対してプールラスター
   演算を実行する方法において、 ａ）前記字体レジスタ、前記パターンレジスタ及び前記
   ソースブロックレジスタの中の１つからソースデータを
   選択する過程と； ｂ）前記中央処理装置により発生される前記前景色制御
   信号及び前記背景色制御信号を使用して、前記複数のプ
   レーンのそれぞれについて実行されるべきプールラスタ
   ー演算を選択する過程と； ｃ）前記フレームバッファメモリへのデータ記憶のため
   に、前記複数のプレーンのそれぞれについて前記ソース
   データ及び前記宛先データに対し選択されたプールラス
   ター演算を実行する過程とから成る方法。