JPH021401B2 - - Google Patents
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- JPH021401B2 JPH021401B2 JP56169406A JP16940681A JPH021401B2 JP H021401 B2 JPH021401 B2 JP H021401B2 JP 56169406 A JP56169406 A JP 56169406A JP 16940681 A JP16940681 A JP 16940681A JP H021401 B2 JPH021401 B2 JP H021401B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、CMOS（金属酸化物半導体）技術を
使用した集積回路、即ち本質的に、酸化物で絶縁
された制御ゲートを持つ電界効果トランジスタを
含むシリコン基材の集積回路に係る。
使用した集積回路、即ち本質的に、酸化物で絶縁
された制御ゲートを持つ電界効果トランジスタを
含むシリコン基材の集積回路に係る。
この技術では比例増幅器が使用される。しかし
乍ら、出力で得られる電力を増加させる必要が生
じた場合、一方では出力インピーダンスを制限し
（例えば600オームの定格負荷を供給したい場合の
インピーダンスはMOSトランジスタには高過ぎ
る）、他方では、集積回路内の出力トランジスタ
の寸法を制限する必要が生じる。同一出力電流に
対し、MOSトランジスタはバイポーラトランジ
スタより大きいスペースを要する。
乍ら、出力で得られる電力を増加させる必要が生
じた場合、一方では出力インピーダンスを制限し
（例えば600オームの定格負荷を供給したい場合の
インピーダンスはMOSトランジスタには高過ぎ
る）、他方では、集積回路内の出力トランジスタ
の寸法を制限する必要が生じる。同一出力電流に
対し、MOSトランジスタはバイポーラトランジ
スタより大きいスペースを要する。
従つて増幅器の出力段にバイポーラトランジス
タを組込むのが有利であろう。これはCMOS技
術の使用によつて実装可能である。この場合、得
られる集積回路はバイポーラトランジスタと
MOS電界効果トランジスタとの双方を含む。
タを組込むのが有利であろう。これはCMOS技
術の使用によつて実装可能である。この場合、得
られる集積回路はバイポーラトランジスタと
MOS電界効果トランジスタとの双方を含む。
NPN形及びPNP形の２個のバイポーラトラン
ジスタをプツシユプルアセンブリとして装着した
従来の出力段を使用し、増幅器にＢ級増幅動作又
はAB級増幅動作を行なわせる構成に関しても検
討した。Ｂ級増幅とは十分な直線性を有し更に静
止時の動作電流が０であるような動作であり、
AB級増幅とは十分な直線性を有し静止時の動作
電流が過度の損失を生じさせない十分に小さい値
であるような動作である。
ジスタをプツシユプルアセンブリとして装着した
従来の出力段を使用し、増幅器にＢ級増幅動作又
はAB級増幅動作を行なわせる構成に関しても検
討した。Ｂ級増幅とは十分な直線性を有し更に静
止時の動作電流が０であるような動作であり、
AB級増幅とは十分な直線性を有し静止時の動作
電流が過度の損失を生じさせない十分に小さい値
であるような動作である。
残念乍ら、MOSトランジスタと同じ基板には
NPNバイポーラトランジスタだけしか装着でき
ない。MOS技術に於いては、対称特性を持つ
PNPトランジスタとNPNトランジスタとをプツ
シユプルアセンブリとして簡単に装着する方法が
存在しない。
NPNバイポーラトランジスタだけしか装着でき
ない。MOS技術に於いては、対称特性を持つ
PNPトランジスタとNPNトランジスタとをプツ
シユプルアセンブリとして簡単に装着する方法が
存在しない。
従つて本発明では、Ｂ級増幅動作又はAB級増
幅動作を行なう出力段を有する増幅器を得るため
に、NPNバイポーラトランジスタを（十分な出
力電流が得られる）幾可学特性の大きいＮチヤネ
ルMOSトランジスタに直列に装着し、該MOSト
ランジスタに従来のプツシユプル段のPNPバイ
ポーラトランジスタと同じ機能を行なわせる。
幅動作を行なう出力段を有する増幅器を得るため
に、NPNバイポーラトランジスタを（十分な出
力電流が得られる）幾可学特性の大きいＮチヤネ
ルMOSトランジスタに直列に装着し、該MOSト
ランジスタに従来のプツシユプル段のPNPバイ
ポーラトランジスタと同じ機能を行なわせる。
この場合、バイポーラプツシユプル段と同種の
動作を得るため、即ち、高度な直線性と静止時の
低消費と正負の対称動作とを得るために、Ｎチヤ
ネルMOSトランジスタをNPNバイポーラトラン
ジスタと同時に制御する必要が生じ、このような
同時制御をいかに行なうかということが重要な問
題となる。
動作を得るため、即ち、高度な直線性と静止時の
低消費と正負の対称動作とを得るために、Ｎチヤ
ネルMOSトランジスタをNPNバイポーラトラン
ジスタと同時に制御する必要が生じ、このような
同時制御をいかに行なうかということが重要な問
題となる。
純然たるバイポーラアセンブリと同じく、静止
時に０の近傍で作動する２個の補償ダイオードを
持つ２個のパワートランジスタの双方を１個の駆
動トランジスタで動作させることはできない。
時に０の近傍で作動する２個の補償ダイオードを
持つ２個のパワートランジスタの双方を１個の駆
動トランジスタで動作させることはできない。
従つて本発明は、第１のNPNバイポーラトラ
ンジスタ及びＮチヤネルMOSトランジスタ
（NMOS）と第２のNPNバイポーラトランジス
タと差動増幅器とを含んでおり、下記の如く構成
された増幅段を提案する。
ンジスタ及びＮチヤネルMOSトランジスタ
（NMOS）と第２のNPNバイポーラトランジス
タと差動増幅器とを含んでおり、下記の如く構成
された増幅段を提案する。
−第１のNPNバイポーラトランジスタとＮチ
ヤネルMOSトランジスタ（NMOS）とは前記の
如くプツシユプル段と同様の方法で直列に接続さ
れており、NPNトランジスタのエミツタと
NMOSトランジスタのドレインとの間の接合点
が増幅器の出力を形成する。
ヤネルMOSトランジスタ（NMOS）とは前記の
如くプツシユプル段と同様の方法で直列に接続さ
れており、NPNトランジスタのエミツタと
NMOSトランジスタのドレインとの間の接合点
が増幅器の出力を形成する。
−第２のNPNバイポーラトランジスタは第１
のNPNトランジスタと同じく、増幅すべき信号
をベースに受容する。この第２トランジスタは本
質的に電圧フオロワとして装着されている。
のNPNトランジスタと同じく、増幅すべき信号
をベースに受容する。この第２トランジスタは本
質的に電圧フオロワとして装着されている。
−差動増幅器は、第１及び第２のバイポーラト
ランジスタのエミツタの電圧差に基いてNMOS
トランジスタを制御すべく機能する。従つて、増
幅器の各入力はエミツタに接続されており、出力
はNMOSトランジスタの制御ゲートに接続され
ている。該入力の接続方向は、差動増幅器が、第
1NPNトランジスタのエミツタ電圧を（それ自体
が増幅すべき信号により制御されている）第２ト
ランジスタのエミツタ電圧に従属させるような方
向である。
ランジスタのエミツタの電圧差に基いてNMOS
トランジスタを制御すべく機能する。従つて、増
幅器の各入力はエミツタに接続されており、出力
はNMOSトランジスタの制御ゲートに接続され
ている。該入力の接続方向は、差動増幅器が、第
1NPNトランジスタのエミツタ電圧を（それ自体
が増幅すべき信号により制御されている）第２ト
ランジスタのエミツタ電圧に従属させるような方
向である。
その結果、増幅すべき信号は第１のバイポーラ
トランジスタの導通を直接制御するが、NMOS
トランジスタの導通は間接制御される。この間接
制御は、エミツタフオロワに増幅すべき電圧を再
現する第２のバイポーラトランジスタと、増幅段
の出力電圧を増幅すべき電圧に従属せしむべく
MOSトランジスタの導通を制御する差動増幅器
とを介して行なわれる。
トランジスタの導通を直接制御するが、NMOS
トランジスタの導通は間接制御される。この間接
制御は、エミツタフオロワに増幅すべき電圧を再
現する第２のバイポーラトランジスタと、増幅段
の出力電圧を増幅すべき電圧に従属せしむべく
MOSトランジスタの導通を制御する差動増幅器
とを介して行なわれる。
第２バイポーラトランジスタのエミツタ電圧は
（ベース／エミツタ電圧を除いて）増幅すべき電
圧に忠実に従属する。これは、第２バイポーラト
ランジスタが、第１バイポーラトランジスタと違
つて、極めて負荷が小さく、Ａ級増幅動作即ち極
めて直線的な動作を行なうからである。
（ベース／エミツタ電圧を除いて）増幅すべき電
圧に忠実に従属する。これは、第２バイポーラト
ランジスタが、第１バイポーラトランジスタと違
つて、極めて負荷が小さく、Ａ級増幅動作即ち極
めて直線的な動作を行なうからである。
電流源（MOSトランジスタ）を第２バイポー
ラトランジスタのエミツタに直列に接続すると、
増幅すべき信号の再現精度はいつそう改良され
る。
ラトランジスタのエミツタに直列に接続すると、
増幅すべき信号の再現精度はいつそう改良され
る。
２個のNPNバイポーラトランジスタの幾何学
特性がかなり異なつていてもよい。（第１のトラ
ンジスタは実際の電力増幅段出力に配置されるた
め、殆んどの場合第１トランジスタの方が大き
く、第２トランジスタの寸法は一般に最小であ
る）。
特性がかなり異なつていてもよい。（第１のトラ
ンジスタは実際の電力増幅段出力に配置されるた
め、殆んどの場合第１トランジスタの方が大き
く、第２トランジスタの寸法は一般に最小であ
る）。
実際、第1NPNトランジスタ内の静止電流を左
右するトランジスタの幾何学特性の比は、負荷抵
抗、従つて回路が供給すべき電流に適合すべく選
択される。
右するトランジスタの幾何学特性の比は、負荷抵
抗、従つて回路が供給すべき電流に適合すべく選
択される。
静止電流に対する幾可学特性の影響を以下に詳
細に説明する。
細に説明する。
差動増幅器の電圧差及び変位電圧の影響を低減
するために、バイポーラトランジスタに抵抗を挿
入して負のフイードバツクを与え、ベース電圧変
分に対するトランジスタの感度を低減する。これ
らの抵抗の相対値の比、対応するトランジスタの
幾何学特性の比の逆数である。
するために、バイポーラトランジスタに抵抗を挿
入して負のフイードバツクを与え、ベース電圧変
分に対するトランジスタの感度を低減する。これ
らの抵抗の相対値の比、対応するトランジスタの
幾何学特性の比の逆数である。
差動増幅器は、２対の直列MOSトランジスタ
に並列に給電する電流源を有しており、電流ミラ
ーをもつMOSトランジスタを含む従来の増幅器
であつてもよい。
に並列に給電する電流源を有しており、電流ミラ
ーをもつMOSトランジスタを含む従来の増幅器
であつてもよい。
添付図面に基く下記の記載より本発明の別の特
徴及び利点が明らかにされるであろう。
徴及び利点が明らかにされるであろう。
この新規な増幅器は、AB級増幅動作をなすよ
うに設計されており、数個の前置増幅段と１個の
出力段とを含み、この出力段が実際にAB級増幅
を行う。本発明はこの出力段にのみ係わり、第１
図には単に入力前置増幅器だけが示され、この前
置増幅器は通常Ａ級増幅動作を行い、出力段の入
力に接続されており、またこの出力段の出力は負
荷に接続されている。一具体例においては、増幅
器は600オームの負荷に接続される。
うに設計されており、数個の前置増幅段と１個の
出力段とを含み、この出力段が実際にAB級増幅
を行う。本発明はこの出力段にのみ係わり、第１
図には単に入力前置増幅器だけが示され、この前
置増幅器は通常Ａ級増幅動作を行い、出力段の入
力に接続されており、またこの出力段の出力は負
荷に接続されている。一具体例においては、増幅
器は600オームの負荷に接続される。
前置増幅段と出力段とは同じシリコン基板上に
合体され、CMOS技術を利用し、この技術によ
つて、前述の如く、NPNバイポーラトランジス
タとMOSトランジスタとが同じ基板上に組込ま
れ得る。
合体され、CMOS技術を利用し、この技術によ
つて、前述の如く、NPNバイポーラトランジス
タとMOSトランジスタとが同じ基板上に組込ま
れ得る。
増幅器の出力段は第一のNPNバイポーラトラ
ンジスタT1を含み、このトランジスタのベース
は出力段の入力Ｅに直接接続され、従つてこのト
ランジスタは前置増幅段から増幅信号を受け取
る。
ンジスタT1を含み、このトランジスタのベース
は出力段の入力Ｅに直接接続され、従つてこのト
ランジスタは前置増幅段から増幅信号を受け取
る。
同じ増幅信号はまた別のNPNバイポーラトラ
ンジスタのベースでも受け取られ、このトランジ
スタは、入力信号を再現する信号をそのエミツタ
E2において発するべく動作する。
ンジスタのベースでも受け取られ、このトランジ
スタは、入力信号を再現する信号をそのエミツタ
E2において発するべく動作する。
第一のバイポーラトランジスタT1はＮチヤネ
ルのMOSトランジスタT3と、プツシユプルアセ
ンブリのように直列に接続される。トランジスタ
T1及びT3は、対称給電源の負の給電端子と正の
給電端子との間で直列に接続されており、トラン
ジスタT1のエミツタE1とトランジスタT3のドレ
インとの接続から、増幅段の出力Ｓが発せられ
る。この出力Ｓは、バイポーラのプツシユプル段
においてなされるように、対称給電源に共通な接
地と関連づけられる。
ルのMOSトランジスタT3と、プツシユプルアセ
ンブリのように直列に接続される。トランジスタ
T1及びT3は、対称給電源の負の給電端子と正の
給電端子との間で直列に接続されており、トラン
ジスタT1のエミツタE1とトランジスタT3のドレ
インとの接続から、増幅段の出力Ｓが発せられ
る。この出力Ｓは、バイポーラのプツシユプル段
においてなされるように、対称給電源に共通な接
地と関連づけられる。
本発明の目的はAB級増幅を行なう増幅段動作
を得ることであるが、AB級増幅動作とは即ち、
完全なＡ級増幅でもなく、完全なＢ級増幅でもな
い動作のことを言う。上記Ａ級増幅においては、
出力信号はより直線的であるが、この信号は静止
点でもトランジスタT1及びT3内に高電流が必要
とされ、従つて無負荷時にも過大な損失となり、
またＢ級増幅においては、静止点での電流は、ほ
ぼ０であるが、トランジスタT1が完全な正の交
番電荷を取り、トランジスタT3が完全な負の交
番電荷を取る、出力端子Ｓにおける正及び負の交
番間における接続ひずみのゆえに、直線性に関す
る問題が存在する。
を得ることであるが、AB級増幅動作とは即ち、
完全なＡ級増幅でもなく、完全なＢ級増幅でもな
い動作のことを言う。上記Ａ級増幅においては、
出力信号はより直線的であるが、この信号は静止
点でもトランジスタT1及びT3内に高電流が必要
とされ、従つて無負荷時にも過大な損失となり、
またＢ級増幅においては、静止点での電流は、ほ
ぼ０であるが、トランジスタT1が完全な正の交
番電荷を取り、トランジスタT3が完全な負の交
番電荷を取る、出力端子Ｓにおける正及び負の交
番間における接続ひずみのゆえに、直線性に関す
る問題が存在する。
本システムは、トランジスタT1及びT3をそれ
らの静止点、すなわち、増幅器の入力Ｅが無信号
であるときにもなお通過する永久電流をもつて動
作するAB級増幅を行なう。信号の正交番の間
は、主としてトランジスタT1が電流を負荷へ伝
導し、一方トランジスタT3はこの電流の一部を
分流する。負交番の間は、トランジスタT3が電
流の大部分を吸収し、トランジスタT1の方は僅
かに伝導を続ける。
らの静止点、すなわち、増幅器の入力Ｅが無信号
であるときにもなお通過する永久電流をもつて動
作するAB級増幅を行なう。信号の正交番の間
は、主としてトランジスタT1が電流を負荷へ伝
導し、一方トランジスタT3はこの電流の一部を
分流する。負交番の間は、トランジスタT3が電
流の大部分を吸収し、トランジスタT1の方は僅
かに伝導を続ける。
入力Ｅに到達した増幅信号の正交番の間、トラ
ンジスタT1はそのベースにこの信号を受け取り、
該トランジスタのエミツタはベース−エミツタ電
圧の範囲内まで該信号に忠実に従属するので、Ｓ
における出力電圧、言い換えればトランジスタ
T1のエミツタE1における出力電圧は増幅信号の
電圧に多少とも従属する。
ンジスタT1はそのベースにこの信号を受け取り、
該トランジスタのエミツタはベース−エミツタ電
圧の範囲内まで該信号に忠実に従属するので、Ｓ
における出力電圧、言い換えればトランジスタ
T1のエミツタE1における出力電圧は増幅信号の
電圧に多少とも従属する。
負交番の間電流は負荷から出力段を通過して分
流されなければならず、トランジスタT1は、対
称給電源の正端子に接続されているので、この分
流動作をなすことは不可能である。従つて、トラ
ンジスタT3が負荷から電流を受け取り、この電
流を負の給電端子へと通過させせなければならな
い。
流されなければならず、トランジスタT1は、対
称給電源の正端子に接続されているので、この分
流動作をなすことは不可能である。従つて、トラ
ンジスタT3が負荷から電流を受け取り、この電
流を負の給電端子へと通過させせなければならな
い。
そのためにトランジスタT3は差動増幅器ADの
出力によつて制御され、この増幅器の非反転及び
反転入力はそれぞれ、トランジスタT1のエミツ
タE1及びトランジスタT2のエミツタE2に接続さ
れている。トランジスタT3のゲートは差動増幅
器の出力に接続されており、従つてトランジスタ
T3の導通は、トランジスタT1及びT2のエミツタ
電圧間の差に依存する。
出力によつて制御され、この増幅器の非反転及び
反転入力はそれぞれ、トランジスタT1のエミツ
タE1及びトランジスタT2のエミツタE2に接続さ
れている。トランジスタT3のゲートは差動増幅
器の出力に接続されており、従つてトランジスタ
T3の導通は、トランジスタT1及びT2のエミツタ
電圧間の差に依存する。
トランジスタT3のゲート電圧の増加によつて
このトランジスタの導通が増し、これに対応して
出力Ｓの電位が低下するので、この出力Ｓはトラ
ンジスタT2のエミツタ電圧に従属する。この電
圧が低下するとT3における導通が増大して、こ
れによつてＳにおける出力電圧が減少し、一方
E2での電圧が増加するとT3における導通は減少
し、Ｓは増加する。
このトランジスタの導通が増し、これに対応して
出力Ｓの電位が低下するので、この出力Ｓはトラ
ンジスタT2のエミツタ電圧に従属する。この電
圧が低下するとT3における導通が増大して、こ
れによつてＳにおける出力電圧が減少し、一方
E2での電圧が増加するとT3における導通は減少
し、Ｓは増加する。
NPNバイポーラトランジスタT2はエミツタフ
オロワとして接続されている。即ち、このトラン
ジスタのコレクタは正の給電端子に接続され、エ
ミツタE2から出力が取り出され、エミツタ負荷
は、エミツタと負の給電端子との間に直列に配さ
れた電流源SCから成る。従つて、トランジスタ
T2を通過して流れる定電流が得られるため、こ
のトランジスタのベース−エミツタ電圧は一定で
あり、入力Ｅに到達する増幅器のための入力信号
はエミツタE2において、一定であるベース−エ
ミツタ電圧の範囲内まで再現される。
オロワとして接続されている。即ち、このトラン
ジスタのコレクタは正の給電端子に接続され、エ
ミツタE2から出力が取り出され、エミツタ負荷
は、エミツタと負の給電端子との間に直列に配さ
れた電流源SCから成る。従つて、トランジスタ
T2を通過して流れる定電流が得られるため、こ
のトランジスタのベース−エミツタ電圧は一定で
あり、入力Ｅに到達する増幅器のための入力信号
はエミツタE2において、一定であるベース−エ
ミツタ電圧の範囲内まで再現される。
差動増幅器ADはＳにおける出力電圧とE2にお
ける上記の電圧との差を検出し、トランジスタ
T3を、入力電圧が該出力電圧に従属されるよう
に制御する。
ける上記の電圧との差を検出し、トランジスタ
T3を、入力電圧が該出力電圧に従属されるよう
に制御する。
増幅信号の正交番の間トランジスタT1は、そ
れ自身のベースに制御され、Ｓにおける出力電位
がＥにおける入力電圧に従属するのに必要なだけ
の電流を負荷へ導く。他方、E2における電位は
E1における電位よりも高いので（なぜなら導通
トランジスタT1のベース−エミツタ電圧は一定
の導通を提供するトランジスタT2のベース−エ
ミツタ電圧よりも通常高い）、差動増幅器ADは
当然トランジスタT3を通過して流れる電流を減
少させる傾向にある。この効果は、正信号の発生
が速くなるにつれ、より明らかになる。もし、入
力電圧の変化が速くて、出力が入力に従属するこ
とが困難となつた場合、トランジスタT3はより
すばやくブロツクし、これによつてトランジスタ
T1を通過して流れる全電流の負荷への積分伝導
が容易になる。
れ自身のベースに制御され、Ｓにおける出力電位
がＥにおける入力電圧に従属するのに必要なだけ
の電流を負荷へ導く。他方、E2における電位は
E1における電位よりも高いので（なぜなら導通
トランジスタT1のベース−エミツタ電圧は一定
の導通を提供するトランジスタT2のベース−エ
ミツタ電圧よりも通常高い）、差動増幅器ADは
当然トランジスタT3を通過して流れる電流を減
少させる傾向にある。この効果は、正信号の発生
が速くなるにつれ、より明らかになる。もし、入
力電圧の変化が速くて、出力が入力に従属するこ
とが困難となつた場合、トランジスタT3はより
すばやくブロツクし、これによつてトランジスタ
T1を通過して流れる全電流の負荷への積分伝導
が容易になる。
負交番の間は、トランジスタT3のみが、負荷
内を巡る負電流を回収し得る。差動増幅器は、出
力電圧が（差動増幅器の電圧差の範囲まで）エミ
ツタE2における電圧と等しくあるようにT3に伝
導させる。他方トランジスタT1を通過して流れ
る電流は、このトランジスタのベース−エミツタ
電圧がトランジスタT2ベース−エミツタ電圧と
等しく、差動増幅器の電圧差がより小さいため低
くとどまつている。実際、入力電圧が急速に負の
値に変化すると、差動増幅器はトランジスタT3
の導通に強く作用し、これによつて出力電圧は入
力電圧に従属する。
内を巡る負電流を回収し得る。差動増幅器は、出
力電圧が（差動増幅器の電圧差の範囲まで）エミ
ツタE2における電圧と等しくあるようにT3に伝
導させる。他方トランジスタT1を通過して流れ
る電流は、このトランジスタのベース−エミツタ
電圧がトランジスタT2ベース−エミツタ電圧と
等しく、差動増幅器の電圧差がより小さいため低
くとどまつている。実際、入力電圧が急速に負の
値に変化すると、差動増幅器はトランジスタT3
の導通に強く作用し、これによつて出力電圧は入
力電圧に従属する。
差動増幅器の端子における電圧差が無視される
場合、トランジスタT1及びT2のベース−エミツ
タ電圧は一致し、またトランジスタT1のエミツ
タ電流が課せられるとトランジスタT1を通過し
て流れる永久電流は、入力信号がゼロまたは負の
時、トランジスタT1及びT2の幾何学特性の比率
に対応する比率においてトランジスタT2内の電
流に比例する、例えばトランジスタT1がトラン
ジスタT2の10倍大きい場合（トランジスタT1は
出力段を形成するので、これは通常の場合であ
る）、静止時の電流は電流源SCからの電流の10倍
であるということは注目されよう。これは明らか
に、差動増幅器の端子における電圧差の振幅に従
つて調整されなければならない。
場合、トランジスタT1及びT2のベース−エミツ
タ電圧は一致し、またトランジスタT1のエミツ
タ電流が課せられるとトランジスタT1を通過し
て流れる永久電流は、入力信号がゼロまたは負の
時、トランジスタT1及びT2の幾何学特性の比率
に対応する比率においてトランジスタT2内の電
流に比例する、例えばトランジスタT1がトラン
ジスタT2の10倍大きい場合（トランジスタT1は
出力段を形成するので、これは通常の場合であ
る）、静止時の電流は電流源SCからの電流の10倍
であるということは注目されよう。これは明らか
に、差動増幅器の端子における電圧差の振幅に従
つて調整されなければならない。
第２図は、この発明を説明する回路の詳細な回
路図を示す。この回路ではT1及びT2のみがバイ
ポーラトランジスタで、他の総ての素子はMOS
トランジスタから成る。
路図を示す。この回路ではT1及びT2のみがバイ
ポーラトランジスタで、他の総ての素子はMOS
トランジスタから成る。
この図では、これらのNPNバイポーラトラン
ジスタT1及びT2並びにMOSトランジスタT3は
（増幅器内の他のMOSトランジスタに比べ）大き
い幾何学特性で示されている。これらの大きな面
積は、このトランジスタT3及びトランジスタT1
が大部分の増幅器電流を吸収しなければならない
ので必要なものである。
ジスタT1及びT2並びにMOSトランジスタT3は
（増幅器内の他のMOSトランジスタに比べ）大き
い幾何学特性で示されている。これらの大きな面
積は、このトランジスタT3及びトランジスタT1
が大部分の増幅器電流を吸収しなければならない
ので必要なものである。
トランジスタT2のエミツタと直列に接続され
た電流源SCは、単にMOSトランジスタから成
り、そのゲートは定電圧で給電される。
た電流源SCは、単にMOSトランジスタから成
り、そのゲートは定電圧で給電される。
差動増幅器はまず、基本的にはMOSトランジ
スタT4から成る電流源を有する通常の回路を含
み、該電流源は、二組の直列接続されたMOSト
ランジスタT5（PMOS）とT7（NMOS）、及びT6
（PMOS）とT8（NMOS）に並列に給電する。ト
ランジスタT5及びT6のゲート電極はそれぞれ、
端子E2及びE1（基本的にはトランジスタT2及び
T1のエミツタ）に接続されており、これらの端
子が差動増幅器の入力を形成する。出力はトラン
ジスタT7のドレインから取り出され、大きい
MOSトランジスタT3のゲート電極を、第１図に
示された如く制御する。
スタT4から成る電流源を有する通常の回路を含
み、該電流源は、二組の直列接続されたMOSト
ランジスタT5（PMOS）とT7（NMOS）、及びT6
（PMOS）とT8（NMOS）に並列に給電する。ト
ランジスタT5及びT6のゲート電極はそれぞれ、
端子E2及びE1（基本的にはトランジスタT2及び
T1のエミツタ）に接続されており、これらの端
子が差動増幅器の入力を形成する。出力はトラン
ジスタT7のドレインから取り出され、大きい
MOSトランジスタT3のゲート電極を、第１図に
示された如く制御する。
前記の構成は、電流ミラーをもつ５個のMOS
トランジスタを有する差動増幅器の従来の構成で
ある。トランジスタT8のドレインが該トランジ
スタの制御ゲートに接続されているときは、対称
給電源の共通アースに対して正又は負の非差動出
力電圧が得られる。本発明ではこの標準MOSト
ランジスタ化差動増幅器を２個のトランジスタ
T9，T10によつて若干変更している。トランジス
タT9，T10は、トランジスタT1を導通させるべき
ときにも（即ち増幅すべき信号の正の交番の間に
も）、トランジスタT3を分極するための分流を成
立させる。
トランジスタを有する差動増幅器の従来の構成で
ある。トランジスタT8のドレインが該トランジ
スタの制御ゲートに接続されているときは、対称
給電源の共通アースに対して正又は負の非差動出
力電圧が得られる。本発明ではこの標準MOSト
ランジスタ化差動増幅器を２個のトランジスタ
T9，T10によつて若干変更している。トランジス
タT9，T10は、トランジスタT1を導通させるべき
ときにも（即ち増幅すべき信号の正の交番の間に
も）、トランジスタT3を分極するための分流を成
立させる。
トランジスタT9は、トランジスタT6とT8との
間に直列接続され、ドレインがゲートに接続され
ている。トランジスタT10は、電流源トランジス
タT4から給電される並列な２個の分路間に交差
方向に接続されている。より詳細に言えばトラン
ジスタT10はT6とT9との接合点とT5とT7との接
合点との間に接続されており、ドレインはゲート
に接続されている。
間に直列接続され、ドレインがゲートに接続され
ている。トランジスタT10は、電流源トランジス
タT4から給電される並列な２個の分路間に交差
方向に接続されている。より詳細に言えばトラン
ジスタT10はT6とT9との接合点とT5とT7との接
合点との間に接続されており、ドレインはゲート
に接続されている。
前記の構成によれば、差動増幅器が一方向に不
平衡である場合、増幅すべき信号の負の交番の間
は差動増幅器はトランジスタT10を遮断して正常
動作を実行し、増幅すべき電圧の正の交番の間は
差動増幅器はトランジスタT3に対する分極電圧
の供給を継続する。従つてトランジスタT1が負
荷に対する電流の殆んどを供給しているときにも
トランジスタT3が一部導通している。これは、
トランジスタT6の電流を幾何学特性に基いてト
ランジスタT9とT10とに分配し正の交番中にトラ
ンジスタT10が導通するように構成してあるから
である。
平衡である場合、増幅すべき信号の負の交番の間
は差動増幅器はトランジスタT10を遮断して正常
動作を実行し、増幅すべき電圧の正の交番の間は
差動増幅器はトランジスタT3に対する分極電圧
の供給を継続する。従つてトランジスタT1が負
荷に対する電流の殆んどを供給しているときにも
トランジスタT3が一部導通している。これは、
トランジスタT6の電流を幾何学特性に基いてト
ランジスタT9とT10とに分配し正の交番中にトラ
ンジスタT10が導通するように構成してあるから
である。
この結果、動作はＢ級増幅よりもＡ級増幅に近
くなり、動作の直線性が改良される。これにより
接続歪が減少する。
くなり、動作の直線性が改良される。これにより
接続歪が減少する。
第２図では第１図の基本構成を少し変更し、バ
イポーラトランジスタT1，T2にエミツタ抵抗を
挿入した。抵抗R1はトランジスタT1のエミツタ
に直列接続され、抵抗R2はトランジスタT2のエ
ミツタに直列接続されている。この場合差動増幅
器の入力点E1，E2はもはやバイポーラトランジ
スタエミツタに直結せず、抵抗を介して接続され
ている。従つてこれらの抵抗はエミツタと一体的
な部を形成すると考えてよい。
イポーラトランジスタT1，T2にエミツタ抵抗を
挿入した。抵抗R1はトランジスタT1のエミツタ
に直列接続され、抵抗R2はトランジスタT2のエ
ミツタに直列接続されている。この場合差動増幅
器の入力点E1，E2はもはやバイポーラトランジ
スタエミツタに直結せず、抵抗を介して接続され
ている。従つてこれらの抵抗はエミツタと一体的
な部を形成すると考えてよい。
これらの抵抗の目的は、エミツタフイードバツ
クを形成し、E1，E2に於ける電圧変分に対する
トランジスタT1，T2の感度を小さくすることに
よつて、差動増幅器の端子の電圧差の影響を低減
することである。
クを形成し、E1，E2に於ける電圧変分に対する
トランジスタT1，T2の感度を小さくすることに
よつて、差動増幅器の端子の電圧差の影響を低減
することである。
これらの抵抗R1，R2の値の比は、対応するト
ランジスタT1，T2の幾何学特性の比の逆数であ
るから、抵抗R1，R2はトランジスタT1，T2に同
じ相対効果を与えるであろう。
ランジスタT1，T2の幾何学特性の比の逆数であ
るから、抵抗R1，R2はトランジスタT1，T2に同
じ相対効果を与えるであろう。
第１図は本発明の増幅器の概略全体図、第２図
はより詳細な説明図である。 T1，T2……NPNバイポーラトランジスタ、
T3〜T10……MOSトランジスタ、AD……差動増
幅器、SC……電流源、Ｅ……出力段の入力、Ｓ
……出力段の出力。
はより詳細な説明図である。 T1，T2……NPNバイポーラトランジスタ、
T3〜T10……MOSトランジスタ、AD……差動増
幅器、SC……電流源、Ｅ……出力段の入力、Ｓ
……出力段の出力。
Claims (1)
- 【特許請求の範囲】 １ 互いに直列に接続された第１のNPNバイポ
ーラトランジスタ及びＮチヤネルのMOSトラン
ジスタと、第２のNPNバイポーラトランジスタ
と、差動増幅器とを出力段に含んでおり、前記の
第１のNPNトランジスタのエミツタとMOSトラ
ンジスタのドレインとの間の接合点が増幅器出力
を形成しており、前記の第２のNPNトランジス
タのベースは第１のNPNトランジスタと同じく
増幅すべき信号を受容し且つ第２のNPNトラン
ジスタは本質的に電圧フオロワとして接続されて
おり、前記差動増幅器の２個の入力は夫々２個の
NPNトランジスタのエミツタに接続されており、
差動増幅器の出力は、第１のNPNトランジスタ
のエミツタ電圧を第２のNPNトランジスタのエ
ミツタ電圧に従属せしむべくMOSトランジスタ
のゲートに接続されてMOSトランジスタの分極
を制御すべく構成されていることを特徴とする
MOS技術を取入れたＢ級増幅動作又はAB級増幅
動作を行なう集積増幅器。 ２ MOSトランジスタから成る電流源が、第２
のバイポーラトランジスタのエミツタに直列接続
されていることを特徴とする特許請求の範囲第１
項に記載の増幅器。 ３ 各バイポーラトランジスタのエミツタに直列
に１個の抵抗が挿入されており、これらの抵抗の
値の比は、対応するトランジスタの幾何学特性の
比の逆数であることを特徴とする特許請求の範囲
第１項又は第２項に記載の増幅器。 ４ 差動増幅器が、電流ミラーをもつMOSトラ
ンジスタを含んでおり、１個の電流源が２対の直
列MOSトランジスタに並列給電することを特徴
とする特許請求の範囲第１項乃至第３項のいずれ
かに記載の増幅器。 ５ 出力電圧の正の交番中にも第１のNPNトラ
ンジスタに直列接続されたＮチヤネルのMOSト
ランジスタ内で或る程度の導電率を維持すべく差
動増幅器が負のフイードバツクを有することを特
徴とする特許請求の範囲第４項に記載の増幅器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8022662A FR2493069A1 (fr) | 1980-10-23 | 1980-10-23 | Amplificateur integre en classe ab en technologie cmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799808A JPS5799808A (en) | 1982-06-21 |
| JPH021401B2 true JPH021401B2 (ja) | 1990-01-11 |
Family
ID=9247228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169406A Granted JPS5799808A (en) | 1980-10-23 | 1981-10-22 | Integrated amplifier for amplifying in class b or ab utilizing mos technique |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4419631A (ja) |
| EP (1) | EP0052040B1 (ja) |
| JP (1) | JPS5799808A (ja) |
| DE (1) | DE3168943D1 (ja) |
| FR (1) | FR2493069A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4728901A (en) * | 1986-04-07 | 1988-03-01 | Tektronix, Inc. | Power buffer circuit |
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
| US5043601A (en) * | 1988-08-26 | 1991-08-27 | U.S. Philips Corporation | Wide-band amplifier useful for squarewave signals |
| GB8913439D0 (en) * | 1989-06-12 | 1989-08-02 | Inmos Ltd | Current mirror circuit |
| US5170134A (en) * | 1991-06-12 | 1992-12-08 | Sgs-Thomson Microelectronics, Inc. | Fast buffer |
| US5491448A (en) * | 1994-07-29 | 1996-02-13 | National Semiconductor Corporation | Class AB output stage with improved frequency stability |
| JP3171129B2 (ja) * | 1996-11-01 | 2001-05-28 | 株式会社デンソー | 定電流制御機能を有する乗員保護装置の駆動回路および定電流制御回路 |
| US6545538B1 (en) * | 2000-10-03 | 2003-04-08 | Texas Instruments Incorporated | Rail-to-rail class AB output stage for operational amplifier with wide supply range |
| US6587001B1 (en) * | 2002-09-25 | 2003-07-01 | Raytheon Company | Analog load driver |
| US6933784B2 (en) * | 2003-11-05 | 2005-08-23 | Texas Instruments Incorporated | Output stage for high gain and low distortion operational amplifier |
| US7839994B1 (en) | 2005-03-01 | 2010-11-23 | Marvell International Ltd. | Class A-B line driver for gigabit Ethernet |
| JP2006311419A (ja) * | 2005-05-02 | 2006-11-09 | Nec Electronics Corp | 信号出力回路 |
| JP2009232409A (ja) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | 信号出力回路 |
| JP5268574B2 (ja) * | 2008-11-06 | 2013-08-21 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1069189A (en) * | 1977-11-25 | 1980-01-01 | Her Majesty The Queen In Right Of Canada As Represented By The Minister Of National Defence Of Her Majesty's Canadian Government | Modular low noise preamplifier |
-
1980
- 1980-10-23 FR FR8022662A patent/FR2493069A1/fr active Granted
-
1981
- 1981-10-22 JP JP56169406A patent/JPS5799808A/ja active Granted
- 1981-10-22 US US06/314,025 patent/US4419631A/en not_active Expired - Lifetime
- 1981-10-23 DE DE8181401682T patent/DE3168943D1/de not_active Expired
- 1981-10-23 EP EP81401682A patent/EP0052040B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3168943D1 (en) | 1985-03-28 |
| EP0052040A1 (fr) | 1982-05-19 |
| EP0052040B1 (fr) | 1985-02-13 |
| JPS5799808A (en) | 1982-06-21 |
| FR2493069A1 (fr) | 1982-04-30 |
| FR2493069B1 (ja) | 1985-01-18 |
| US4419631A (en) | 1983-12-06 |
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