JPH02139794A - リフレッシュ周期監視回路 - Google Patents
リフレッシュ周期監視回路Info
- Publication number
- JPH02139794A JPH02139794A JP63292391A JP29239188A JPH02139794A JP H02139794 A JPH02139794 A JP H02139794A JP 63292391 A JP63292391 A JP 63292391A JP 29239188 A JP29239188 A JP 29239188A JP H02139794 A JPH02139794 A JP H02139794A
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- 238000012544 monitoring process Methods 0.000 title claims description 12
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理システム及び通信システム等で用い
られる十導体記憶装置、特に、ＤＲＡＭをリフレッシュ
する為のリフレッシュ回路のリフレッシュ周期を監視す
る回路に関する。
られる十導体記憶装置、特に、ＤＲＡＭをリフレッシュ
する為のリフレッシュ回路のリフレッシュ周期を監視す
る回路に関する。
［従来の技術］
リフレッシュ回路は、ＤＲＡＭをリフレッシュする為の
回路であって、所定周期（リフレッシュ周期）毎にリフ
レッシュリクエスト信号をＤＲＡＭへ送出することによ
りＤＲＡＭのリフレッシュを行っている。従って、リフ
レッシュリクエスト信号が停止１−シたり、リフレッシ
ュ周期が乱れたりすると、ＤＲＡＭの内容が破壊される
ことがある。
回路であって、所定周期（リフレッシュ周期）毎にリフ
レッシュリクエスト信号をＤＲＡＭへ送出することによ
りＤＲＡＭのリフレッシュを行っている。従って、リフ
レッシュリクエスト信号が停止１−シたり、リフレッシ
ュ周期が乱れたりすると、ＤＲＡＭの内容が破壊される
ことがある。
しかしながら、従来、リフレッシュ周期を監視するため
の回路がないので、その原因がどこにあるか判断するの
に時間がかかった。
の回路がないので、その原因がどこにあるか判断するの
に時間がかかった。
［発明が解決しようとする課題］
上述したように、リフレッシュ回路から発生されるフレ
ッシュリクエスト信号が停止したり、リフレッシュ周期
に乱れが発生した時、ＤＲＡＭの内容が破壊されるが、
従来は、リフレッシュ周期を監視する回路がないため、
その原因がどこにあるかを判断するのに時間がかかると
いう欠点がある。
ッシュリクエスト信号が停止したり、リフレッシュ周期
に乱れが発生した時、ＤＲＡＭの内容が破壊されるが、
従来は、リフレッシュ周期を監視する回路がないため、
その原因がどこにあるかを判断するのに時間がかかると
いう欠点がある。
本発明の目的は、上記欠点を除去し、ＤＲＡＭのリフレ
ッシュ周期を監視するためのリフレッシュ周期監視回路
を提供することにある。
ッシュ周期を監視するためのリフレッシュ周期監視回路
を提供することにある。
［課題を解決するための手段］
本発明によるリフレッシュ周期監視回路は、ＤＲＡＭを
リフレッシュする為のリフレッシュリクエスト信号を発
生するリフレッシュ回路のリフレッシュ周期を監視する
回路であって、ＤＲＡＭに対するノーマル動作のリクエ
スト信号に応答してイネーブル信号を出力する手段と、
イネーブル信号を受信している間、イネーブル信号の受
信時に初期値からカウントアツプを開始し、リフレッシ
ュリクエスト信号を受信する毎にリセットされて初期値
からカウントアツプを再開し、カウント値が所定の値に
なった時にエラー信号を発生する手段とを有する。
リフレッシュする為のリフレッシュリクエスト信号を発
生するリフレッシュ回路のリフレッシュ周期を監視する
回路であって、ＤＲＡＭに対するノーマル動作のリクエ
スト信号に応答してイネーブル信号を出力する手段と、
イネーブル信号を受信している間、イネーブル信号の受
信時に初期値からカウントアツプを開始し、リフレッシ
ュリクエスト信号を受信する毎にリセットされて初期値
からカウントアツプを再開し、カウント値が所定の値に
なった時にエラー信号を発生する手段とを有する。
［実施例］
次に本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例によるリフレッ
シュ周期監視回路は、ＤＲＡＭ （図示せず）に対する
ノーマル動作のリクエスト信号１００に応答してイネー
ブル信号３００を出力するリフレッシュ周期用カウンタ
制御回路１と、イネーブル信号３００を受信している間
の、リフレッシュリクエスト信号２００の停止又はリフ
レッシュ周期乱れ等のエラー発生時にエラー信号４００
を発生するリフレッシュ周期用カウンタ回路２とを有す
る。
シュ周期監視回路は、ＤＲＡＭ （図示せず）に対する
ノーマル動作のリクエスト信号１００に応答してイネー
ブル信号３００を出力するリフレッシュ周期用カウンタ
制御回路１と、イネーブル信号３００を受信している間
の、リフレッシュリクエスト信号２００の停止又はリフ
レッシュ周期乱れ等のエラー発生時にエラー信号４００
を発生するリフレッシュ周期用カウンタ回路２とを有す
る。
リフレッシュ周期用カウンタ制御回路１は、ノーマル動
作リクエスト信号１００を一方の入力端子に受けるＮＡ
ＮＤ回路１１と、ＮＡＮＤ回路Ｉｔの出力を受け、非反
転出力をイネーブル信号３００として出力するフリップ
ブフロップ（Ｆ／Ｆ）１０とを有する。Ｆ ／ Ｆ １
０の反転出力はＮＡＮＤ回路１１の他方の入力端子に供
給されている。尚、Ｆ ／ Ｆ １０にはクロック信号
ＣＬＫが供給される。
作リクエスト信号１００を一方の入力端子に受けるＮＡ
ＮＤ回路１１と、ＮＡＮＤ回路Ｉｔの出力を受け、非反
転出力をイネーブル信号３００として出力するフリップ
ブフロップ（Ｆ／Ｆ）１０とを有する。Ｆ ／ Ｆ １
０の反転出力はＮＡＮＤ回路１１の他方の入力端子に供
給されている。尚、Ｆ ／ Ｆ １０にはクロック信号
ＣＬＫが供給される。
リフレッシュ周期用カウンタ回路２は、イネーブル信号
３００を一方の入力端子に受けるＡＮＤ回路２１と、Ａ
ＮＤ回路２１の出力を受けるＦ ／ Ｆ ２０とを釘す
る。Ｆ ／ Ｆ ２０の反転出力はＡＮＤ回路２１の他
方の入力端子に供給されている。Ｆ ／ Ｆ ２０にも
クロック信号ＣＬＫが供給される。ＡＮＤ回路２１にイ
ネーブル信号３００が供給している間、Ｆ／Ｆ２０の出
力（非反転出力及び反転出力）は、クロック信号ＣＬＫ
に同期して交互に状態が変化する。
３００を一方の入力端子に受けるＡＮＤ回路２１と、Ａ
ＮＤ回路２１の出力を受けるＦ ／ Ｆ ２０とを釘す
る。Ｆ ／ Ｆ ２０の反転出力はＡＮＤ回路２１の他
方の入力端子に供給されている。Ｆ ／ Ｆ ２０にも
クロック信号ＣＬＫが供給される。ＡＮＤ回路２１にイ
ネーブル信号３００が供給している間、Ｆ／Ｆ２０の出
力（非反転出力及び反転出力）は、クロック信号ＣＬＫ
に同期して交互に状態が変化する。
即ち、ＡＮＤ回路２１とＦ ／ Ｆ ２０との組合わせ
は、クロック信号ＣＬ Ｋを２分周する２分周回路とし
て働く。
は、クロック信号ＣＬ Ｋを２分周する２分周回路とし
て働く。
Ｆ ／ Ｆ ２０の非反転出力は、６段のカウンタに供
給される。このカウンタの各段は、同一の構成要素から
なり、Ｆ／Ｆ、２人力ＡＮＤ回路、２人力ＮＯＲ回路、
及び３人力ＮＯＲ回路を有する。もっと詳細に述べると
、カウンタの１段目即ち初段は、Ｆ ／ Ｆ ２０の非
反転出力を夫々一方の入力端子に受ける２人力ＡＮＤ回
路３２及び２人力ＮＯＲ回路３３と、２人力ＡＮＤ回路
３２の出力、２人力ＮＯＲ回路３３の出力、及びリフレ
ッシュリクエスト信号２００を受ける３人力ＮＯＲ回路
３１と、３人力ＮＯＲ回路３１の出力を受けるＦ ／
Ｆ ３０とを有する。
給される。このカウンタの各段は、同一の構成要素から
なり、Ｆ／Ｆ、２人力ＡＮＤ回路、２人力ＮＯＲ回路、
及び３人力ＮＯＲ回路を有する。もっと詳細に述べると
、カウンタの１段目即ち初段は、Ｆ ／ Ｆ ２０の非
反転出力を夫々一方の入力端子に受ける２人力ＡＮＤ回
路３２及び２人力ＮＯＲ回路３３と、２人力ＡＮＤ回路
３２の出力、２人力ＮＯＲ回路３３の出力、及びリフレ
ッシュリクエスト信号２００を受ける３人力ＮＯＲ回路
３１と、３人力ＮＯＲ回路３１の出力を受けるＦ ／
Ｆ ３０とを有する。
Ｆ ／ Ｆ ３０の非反転出力は２人力ＡＮＤ回路３２
の他方の入力端子及び２人力ＮＯＲ回路３３の他方の入
力端子に供給されている。２人力ＡＮＤ回路３２の出力
は、カウンタの２段目（次段）へも送出される。
の他方の入力端子及び２人力ＮＯＲ回路３３の他方の入
力端子に供給されている。２人力ＡＮＤ回路３２の出力
は、カウンタの２段目（次段）へも送出される。
同様に、カウンタの２段目は、１段目（前段）の２人力
ＡＮＤ回路３２の出力を夫々一方の入力端子に受ける２
人力ＡＮＤ回路４２及び２人力ＮＯＲ回路４３と、２人
力ＡＮＤ回路４２の出力、２人力ＮＯＲ回路４３の出力
、及びリフレッシュリクエスト信号２００を受ける３人
力ＮＯＲ回路４１と、３人力ＮＯＲ回路４１の出力を受
けるＦ ／ Ｆ ４０とを有し、Ｆ ／ Ｆ ４０の非
反転出力は２人力ＡＮＤ回路４２の他方の入力端子及び
２人力ＮＯＲ回路４３の他方の入力端子に供給され、２
人力ＡＮＤ回路４２の出力は、カウンタの３段目（次段
）へ送出される。
ＡＮＤ回路３２の出力を夫々一方の入力端子に受ける２
人力ＡＮＤ回路４２及び２人力ＮＯＲ回路４３と、２人
力ＡＮＤ回路４２の出力、２人力ＮＯＲ回路４３の出力
、及びリフレッシュリクエスト信号２００を受ける３人
力ＮＯＲ回路４１と、３人力ＮＯＲ回路４１の出力を受
けるＦ ／ Ｆ ４０とを有し、Ｆ ／ Ｆ ４０の非
反転出力は２人力ＡＮＤ回路４２の他方の入力端子及び
２人力ＮＯＲ回路４３の他方の入力端子に供給され、２
人力ＡＮＤ回路４２の出力は、カウンタの３段目（次段
）へ送出される。
以下、同様に、カウンタの３段目は、Ｆ／Ｆ５０゜３人
力ＮＯＲ回路５１，２人力ＡＮＤ回路５２．及び２人力
ＮＯＲ回路５３から構成され、カウンタの４段目は、Ｆ
／Ｆ６０．３人力ＮＯＲ回路６１，２人力ＡＮＤ回路６
２．及び２人力ＮＯＲ回路６３から構成され、カウンタ
の５段目は、Ｆ／Ｆ７０．３人力ＮＯＲ回路７１，２人
力ＡＮＤ回路７２．及び２人力ＮＯＲ回路７３から構成
され、カウンタの６段目、即ち、最終段は、Ｆ／Ｆ８０
．３人力ＮＯＲ回路８１゜２人力ＡＮＤ回路８２．及び
２人力ＮＯＲ回路８３から構成されている。
力ＮＯＲ回路５１，２人力ＡＮＤ回路５２．及び２人力
ＮＯＲ回路５３から構成され、カウンタの４段目は、Ｆ
／Ｆ６０．３人力ＮＯＲ回路６１，２人力ＡＮＤ回路６
２．及び２人力ＮＯＲ回路６３から構成され、カウンタ
の５段目は、Ｆ／Ｆ７０．３人力ＮＯＲ回路７１，２人
力ＡＮＤ回路７２．及び２人力ＮＯＲ回路７３から構成
され、カウンタの６段目、即ち、最終段は、Ｆ／Ｆ８０
．３人力ＮＯＲ回路８１゜２人力ＡＮＤ回路８２．及び
２人力ＮＯＲ回路８３から構成されている。
カウンタの各段のＦ ／ Ｆ ３０．４０．５０．８０
．７０．及び８０には、クロック信号ＣＬＫが供給され
、それらの出力は、６人力ＡＮＤ回路９１に供給されて
いる。
．７０．及び８０には、クロック信号ＣＬＫが供給され
、それらの出力は、６人力ＡＮＤ回路９１に供給されて
いる。
６人力ＡＮＤ回路９１の出力は、リフレッシュ周期用カ
ウンタ回路２の出力、即ち、リフレッシュ周期エラー信
号４００として出力される。
ウンタ回路２の出力、即ち、リフレッシュ周期エラー信
号４００として出力される。
第２図は、第１図に示したリフレッシュ周期監視回路の
動作を説明するためのタイミングチャートであり、（Ａ
）はエラー発生時の、（Ｂ）はエラーなしの例を示して
いる。
動作を説明するためのタイミングチャートであり、（Ａ
）はエラー発生時の、（Ｂ）はエラーなしの例を示して
いる。
次に、第１図の回路の動作について、第２図を参照しな
がら説明する。
がら説明する。
ノーマル動作のリクエスト信号１００（負極性パルス）
がリフレッシュ周期用カウンタ制御回路１のＮＡＮＤ回
路１１に供給されると、リクエスト信号１００の立上が
り、即ち、“Ｌ”レベルから“Ｈ“レベルの変化点でＮ
ＡＮＤ回路１１の出力が“Ｌ”レベルから“Ｈ″レベル
変化し、Ｆ／ＦＩＯがセットされ、Ｆ／ＦｌＯの非反転
出力は“Ｌ″レベルら“Ｈ“レベルに変化し、以後“Ｈ
“レベルを保持する。
がリフレッシュ周期用カウンタ制御回路１のＮＡＮＤ回
路１１に供給されると、リクエスト信号１００の立上が
り、即ち、“Ｌ”レベルから“Ｈ“レベルの変化点でＮ
ＡＮＤ回路１１の出力が“Ｌ”レベルから“Ｈ″レベル
変化し、Ｆ／ＦＩＯがセットされ、Ｆ／ＦｌＯの非反転
出力は“Ｌ″レベルら“Ｈ“レベルに変化し、以後“Ｈ
“レベルを保持する。
Ｆ ／ Ｆ １０の非反転出力であるリフレッシュ周期
用カウンタイネーブル信号３００は、リフレッシュ周期
用カウンタ回路２のＡＮＤ回路２１に供給され、その出
力信号は“Ｌ２レベルから“Ｈ２レベルに変化するので
、次のクロック信号ＣＬＫによりＦ／Ｆ２０がセットさ
れる。
用カウンタイネーブル信号３００は、リフレッシュ周期
用カウンタ回路２のＡＮＤ回路２１に供給され、その出
力信号は“Ｌ２レベルから“Ｈ２レベルに変化するので
、次のクロック信号ＣＬＫによりＦ／Ｆ２０がセットさ
れる。
上述しタヨうに、Ａ Ｎ Ｄ ２１とＦ ／ Ｆ ２０
は、イネーブル信号３００を受信している間、２分周回
路として動作しているので、Ｆ ／ Ｆ ２０の非反転
出力は、クロック信号ＣＬＫの周期の２倍の周期を持つ
矩形波である。矩形波は、上述した６段のカウンタに供
給され、６段のカウンタは初期値、即ち、“Ｏ“からカ
ウントアツプを開始する。
は、イネーブル信号３００を受信している間、２分周回
路として動作しているので、Ｆ ／ Ｆ ２０の非反転
出力は、クロック信号ＣＬＫの周期の２倍の周期を持つ
矩形波である。矩形波は、上述した６段のカウンタに供
給され、６段のカウンタは初期値、即ち、“Ｏ“からカ
ウントアツプを開始する。
ところで、ＤＲＡＭ （図示せず）をリフレッシュする
為のリフレッシュ回路（図示せず）は、上述したように
、正常に動作している状態では、所定のリフレッシュ周
期ＴＲ毎にリフレシュリクエスト信号２００をＤＲＡＭ
に送出している。リフレシュリクエスト信号２００が停
止したり、リフレッシュ周期が乱れたりすると、ＤＲＡ
Ｍの内容が破壊される。本実施例のリフレッシュ周期用
カウンタ回路２の６段のカウンタは、カウントを開始し
てから最大値、即ち、６段のカウンタの全てのＦ／ Ｆ
３０，４０．５０．６０．７０，８０ （７）非反転
出力が”Ｈ’ レベルになるまでの時間Ｔｃを、上記所
定のリフレッシュ周期ＴＲより少し長めに設定している
（ＴＣ＞ＴＲ）。
為のリフレッシュ回路（図示せず）は、上述したように
、正常に動作している状態では、所定のリフレッシュ周
期ＴＲ毎にリフレシュリクエスト信号２００をＤＲＡＭ
に送出している。リフレシュリクエスト信号２００が停
止したり、リフレッシュ周期が乱れたりすると、ＤＲＡ
Ｍの内容が破壊される。本実施例のリフレッシュ周期用
カウンタ回路２の６段のカウンタは、カウントを開始し
てから最大値、即ち、６段のカウンタの全てのＦ／ Ｆ
３０，４０．５０．６０．７０，８０ （７）非反転
出力が”Ｈ’ レベルになるまでの時間Ｔｃを、上記所
定のリフレッシュ周期ＴＲより少し長めに設定している
（ＴＣ＞ＴＲ）。
従って、６段のカウンタがカウント動作を行っている状
態で、もし、リフレシュリクエスト信号２００が６段の
カウンタに供給されなければ、第２図（Ａ）に示される
ように、６段のカウンタが初期値からその最大値に達し
た時点で、ＡＮＤ回路９１の出力は“Ｈ”レベルとなり
、リフレッシュ周期エラー信号４００が出力される。
態で、もし、リフレシュリクエスト信号２００が６段の
カウンタに供給されなければ、第２図（Ａ）に示される
ように、６段のカウンタが初期値からその最大値に達し
た時点で、ＡＮＤ回路９１の出力は“Ｈ”レベルとなり
、リフレッシュ周期エラー信号４００が出力される。
一方、リフレッシュ回路が正常に動作している状態では
、第２図（Ｂ）に示されるように、６段のカウンタが最
大値に達する前に、リフレシュリクエスト信号２００が
６段のカウンタにリセット信号として供給されるので、
リフレッシュ周期エラー信号４００は送出されない。尚
、６段のカウンタは、リフレシュリクエスト信号２００
を受信すると、リセットされ、再び初期値からカウント
アツプを開始する。
、第２図（Ｂ）に示されるように、６段のカウンタが最
大値に達する前に、リフレシュリクエスト信号２００が
６段のカウンタにリセット信号として供給されるので、
リフレッシュ周期エラー信号４００は送出されない。尚
、６段のカウンタは、リフレシュリクエスト信号２００
を受信すると、リセットされ、再び初期値からカウント
アツプを開始する。
［発明の効果］
以上の説明で明らかなように、本発明によれば、リフレ
ッシュ回路のリフレッシュ周期を監視する回路を設けた
ことにより、ＤＲＡＭに対するノーマル動作のアクセス
がないときは、そのリフレッシュ周期を監視する回路を
停止させ無駄な監視をさせないが、アクセスがあるとき
は、リフレッシュリクエストの停止及びリフレッシュ周
期の乱れ等によるエラーを検知することができ、エラー
原因追求が容易になるという効果がある。
ッシュ回路のリフレッシュ周期を監視する回路を設けた
ことにより、ＤＲＡＭに対するノーマル動作のアクセス
がないときは、そのリフレッシュ周期を監視する回路を
停止させ無駄な監視をさせないが、アクセスがあるとき
は、リフレッシュリクエストの停止及びリフレッシュ周
期の乱れ等によるエラーを検知することができ、エラー
原因追求が容易になるという効果がある。
第１図は本発明の一実施例によるリフレッシュ周期監視
の構成を示す回路図、第２図は第１図のリフレッシュ周
期監視回路の動作を説明する為のタイミングチャートで
ある。 １・・・リフレッシュ周期用カウンタ制御回路、２・・
・リフレッシュ周期用カウンタ回路、ｌＯ，２０，３０
゜４０．５０．［ｉｏ、７０．８０ ・・・フリップ
ブフロップ（Ｆ／Ｆ）、２１．３２，４２，５２．Ｈ，
７２，８２，９１・・・ＡＮＤ回路、３１゜３３．４１
，４３．５１．５３．Ｇ１．０３．７１．７３．８１．
８３ ・・・ＮＯＲ回路、１１・・・ＮＡＮＤＡＮＤ
回路１０・・・ノーマル動作リクエスト信号、２００・
・・リフレッシュリクエスト信号、３００・・・リフレ
ッシュ周期用カウンタイネーブル信号、４００・・・リ
フレシュ周期エラー信号。
の構成を示す回路図、第２図は第１図のリフレッシュ周
期監視回路の動作を説明する為のタイミングチャートで
ある。 １・・・リフレッシュ周期用カウンタ制御回路、２・・
・リフレッシュ周期用カウンタ回路、ｌＯ，２０，３０
゜４０．５０．［ｉｏ、７０．８０ ・・・フリップ
ブフロップ（Ｆ／Ｆ）、２１．３２，４２，５２．Ｈ，
７２，８２，９１・・・ＡＮＤ回路、３１゜３３．４１
，４３．５１．５３．Ｇ１．０３．７１．７３．８１．
８３ ・・・ＮＯＲ回路、１１・・・ＮＡＮＤＡＮＤ
回路１０・・・ノーマル動作リクエスト信号、２００・
・・リフレッシュリクエスト信号、３００・・・リフレ
ッシュ周期用カウンタイネーブル信号、４００・・・リ
フレシュ周期エラー信号。
Claims (1)
- （１）ＤＲＡＭをリフレッシュする為のリフレッシュリ
クエスト信号を発生するリフレッシュ回路のリフレッシ
ュ周期を監視する回路であって、前記ＤＲＡＭに対する
ノーマル動作のリクエスト信号に応答してイネーブル信
号を出力する手段と、前記イネーブル信号を受信してい
る間、該イネーブル信号の受信時に初期値からカウント
アップを開始し、前記リフレッシュリクエスト信号を受
信する毎にリセットされて前記初期値からカウントアッ
プを再開し、カウント値が所定の値になった時にエラー
信号を発生する手段とを有することを特徴とするリフレ
ッシュ周期監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292391A JPH02139794A (ja) | 1988-11-21 | 1988-11-21 | リフレッシュ周期監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63292391A JPH02139794A (ja) | 1988-11-21 | 1988-11-21 | リフレッシュ周期監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139794A true JPH02139794A (ja) | 1990-05-29 |
Family
ID=17781183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292391A Pending JPH02139794A (ja) | 1988-11-21 | 1988-11-21 | リフレッシュ周期監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10337855A1 (de) * | 2003-08-18 | 2005-04-07 | Infineon Technologies Ag | Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148195A (ja) * | 1983-02-14 | 1984-08-24 | Hitachi Ltd | 記憶装置のリフレツシユ方式 |
-
1988
- 1988-11-21 JP JP63292391A patent/JPH02139794A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148195A (ja) * | 1983-02-14 | 1984-08-24 | Hitachi Ltd | 記憶装置のリフレツシユ方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10337855A1 (de) * | 2003-08-18 | 2005-04-07 | Infineon Technologies Ag | Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers |
| DE10337855B4 (de) * | 2003-08-18 | 2005-09-29 | Infineon Technologies Ag | Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers |
| US7057961B2 (en) | 2003-08-18 | 2006-06-06 | Infineon Technologies Ag | Circuit and method for evaluating and controlling a refresh rate of memory cells of a dynamic memory |
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