JPH02138644A - Runaway detection method - Google Patents
Runaway detection methodInfo
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- JPH02138644A JPH02138644A JP63292600A JP29260088A JPH02138644A JP H02138644 A JPH02138644 A JP H02138644A JP 63292600 A JP63292600 A JP 63292600A JP 29260088 A JP29260088 A JP 29260088A JP H02138644 A JPH02138644 A JP H02138644A
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- input
- time
- runaway
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔概 要〕
高能率符号化装置等に使用されるディジタルシグナルプ
ロセッサの暴走検出方式に関し、記憶手段の中に、1つ
の処理を行う毎に特定パターンを書き込んでゆき、所定
時間経過した時に、この内容が処理のステップ数に対応
した内容になっていない時は暴走と判断することにより
、確実に暴走を検出できる暴走検出方式を提供すること
を目的とし、
外部との入出力インタフェースをとる入出力手段と、プ
ログラムの実行を制御するシーケンス制御手段と、プロ
グラムの実行アドレス、演算データの入出力アドレスを
指定する第1の演算手段と、データの演算を行う第2の
演算手段と、各演算データの入出力データを記憶する第
1の記憶手段と、第2の演算手段が演算処理を実行する
毎に特定パターンを書き込んでゆく第2の記憶手段と、
暴走検出用の計数手段とを備え、第2の演算手段が1つ
の処理を行う毎に、第2の記憶手段の中に、特定パター
ンを書き込んでゆき、計数手段により経過時間を計測し
、所定の時間間隔で計数手段をクリヤする。この時、第
2の記憶手段の中に書き込まれているパターンが処理の
ステップ数に対応した内容になっていない時には、暴走
と判定することにより、暴走を検出できるように構成す
る。[Detailed Description of the Invention] [Summary] Regarding a runaway detection method of a digital signal processor used in a high-efficiency encoding device, etc., a specific pattern is written in a storage means each time one process is performed, The purpose is to provide a runaway detection method that can reliably detect runaway by determining that runaway has occurred if the content does not correspond to the number of processing steps after a predetermined period of time has passed. An input/output means for providing an input/output interface, a sequence control means for controlling program execution, a first calculation means for specifying a program execution address and an input/output address for calculation data, and a second calculation means for performing data calculations. a calculation means, a first storage means for storing input/output data of each calculation data, and a second storage means for writing a specific pattern each time the second calculation means executes calculation processing;
A counting means for detecting runaway is provided, and each time the second calculation means performs one process, a specific pattern is written into the second storage means, the elapsed time is measured by the counting means, and a predetermined The counting means is cleared at the time interval of . At this time, if the pattern written in the second storage means does not correspond to the number of processing steps, it is determined that the runaway has occurred, thereby detecting the runaway.
本発明は、高能率符号化装置等に使用されるディジタル
シグナルプロセッサの暴走検出方式に関する。The present invention relates to a runaway detection method for a digital signal processor used in a high-efficiency encoding device or the like.
ディジタルシグナルプロセッサはディジタル通信に使用
されるディジタル多重化装置の中の高能率符号化装置、
例えば32 kADPCM等に使用されているものであ
る。A digital signal processor is a high-efficiency encoder in a digital multiplexer used in digital communications.
For example, it is used in 32 kADPCM.
このようなシステムにおいては、ネットワークの高度化
、複雑化に伴い、システムの増設、変更等が頻繁に行わ
れる。しかも、ネットワークの重要性から、システムの
運用を停止することは困難であり、システムの電源を入
れたままの状態で、プリント板パッケージを挿抜するこ
とが必要となっており、通常のマイクロプロセッサより
も、確実な暴走検出方式が必要となる。In such systems, as networks become more sophisticated and complex, system additions, changes, etc. are frequently performed. Moreover, due to the importance of the network, it is difficult to stop system operation, and it is necessary to insert and remove printed circuit board packages while the system is powered on. Also, a reliable runaway detection method is required.
〔従来の技術]
第4図は従来例を説明するブロック図、第5図は従来例
のフローチャートを説明する図、をそれぞれ示す。[Prior Art] FIG. 4 is a block diagram illustrating a conventional example, and FIG. 5 is a diagram illustrating a flowchart of the conventional example.
第4図に示す従来例は外部とのインタフェースをとる入
出力回路1aと、
プログラムの実行を制御するシーケンスコントローラ2
aと、
プログラムの実行アドレス、演算データの入出力アドレ
スを指定するアドレスアリスマティックロジックユニッ
ト(以下ALUと称する。)3a、と、
データの演算を行うALU4aと、
各演算データを記憶するランダムアクセスメモリ5aと
、
暴走検出用のカウンタ7aとを具備している。The conventional example shown in FIG. 4 includes an input/output circuit 1a that interfaces with the outside, and a sequence controller 2 that controls program execution.
a, an address arithmetic logic unit (hereinafter referred to as ALU) 3a that specifies program execution addresses and input/output addresses of calculation data, an ALU 4a that performs data calculations, and a random access memory that stores each calculation data. 5a, and a counter 7a for detecting runaway.
上述の構成で、カウンタ7aはALU4 aが処理を行
う毎に「1」ずつ加算するとともに、所定の時間間隔で
リセットされるため、ALU4aが正常に動作している
時はカウンタ7aからはキャリイが発生せず、ディジタ
ルシグナルプロセッサはリセットされない。In the above configuration, the counter 7a increments by 1 each time the ALU 4a performs processing and is reset at predetermined time intervals, so when the ALU 4a is operating normally, there is no carry from the counter 7a. does not occur and the digital signal processor is not reset.
暴走した時には、カウンタよりキャリイが発生するので
、キャリイの発生を暴走の発生とし、ディジタルシグナ
ルプロセッサをリセットする。When a runaway occurs, a carry is generated from the counter, so the occurrence of a carry is treated as an occurrence of a runaway, and the digital signal processor is reset.
第5図は従来例のフローチャートの1つの例であり、A
LU4aで処理1と処理2を行い、処理1と処理2の間
でカウンタ7aを「1」づつ加算してゆくものとする。FIG. 5 is an example of a conventional flowchart, and A
It is assumed that processing 1 and processing 2 are performed in the LU 4a, and the counter 7a is incremented by "1" between processing 1 and processing 2.
ここで、所定の時間経過した時に、カウンタ7aにリセ
ット信号を送出する。Here, when a predetermined time has elapsed, a reset signal is sent to the counter 7a.
カウンタ7aが所定の時間間隔でリセットされ、この時
間内にキャリイが発生しないことにより、ディジタルシ
グナルプロセッサは正常動作していると判断する。The counter 7a is reset at predetermined time intervals, and if no carry occurs within this time, it is determined that the digital signal processor is operating normally.
〔発明が解決しようとする課題]
上述の第5図に示す従来例で点線で示すような異常動作
が発生した場合、処理1をバイパスして、処理2のみを
繰り返し実行しているが、カウンタ7aは正常にカウン
トを行い、且つ所定時間経過した時のカウンタ7aのリ
セットも正常に行われるため、キャリイが発生せず、誤
動作のループに入っていても、この場合には暴走として
検出されない。[Problems to be Solved by the Invention] When an abnormal operation as shown by the dotted line occurs in the conventional example shown in FIG. Since the counter 7a counts normally and also resets the counter 7a normally after a predetermined time has elapsed, a carry does not occur and even if a malfunction loop occurs, runaway is not detected in this case.
本発明は、記憶手段の中に、1つの処理を行う毎に特定
パターンを書き込んでゆき、所定時間経過した時に、こ
の内容が処理のステップ数に対応した内容になっていな
い時は暴走と判断することにより、確実な暴走検出方式
を提供することを目的とする。The present invention writes a specific pattern into the storage means each time one process is performed, and if the content does not correspond to the number of steps in the process after a predetermined period of time, it is determined that the process has run out of control. The purpose is to provide a reliable runaway detection method.
に特定パターンを書き込んでゆく第2の記憶手段であり
、
7は暴走検出用の計数手段であり、
かかる手段を具備することにより本課題を解決するため
の手段とする。7 is a second storage means for writing a specific pattern into the memory, and 7 is a counting means for detecting runaway. Providing such means is a means for solving this problem.
第1図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.
第1図に示す本発明の原理ブロック図中の工は外部との
人出力インタフェースをとる入出力手段であり、
2はプログラムの実行を制御するシーケンス制御手段で
あり、
3はプログラムの実行アドレス、演算データの入出力ア
ドレスを指定する第1の演算手段であり、4はデータの
演算を行う第2の演算手段であり、5は各演算データの
入出力データを記憶する第1の記憶手段であり、
6は第2の演算手段4が演算処理を実行する毎〔作 用
〕
入出力手段1を経由して、入力データが入力され、シー
ケンス制御手段2により、プログラムの実行が制御され
、第1の演算手段3により、プログラムの実行アドレス
、演算データの入出力アドレスが指定される。In the block diagram of the principle of the present invention shown in FIG. 1, numeral 2 is an input/output means for providing a human output interface with the outside, numeral 2 is a sequence control means for controlling the execution of a program, numeral 3 is an execution address of the program, 4 is a first calculation means for specifying input/output addresses of calculation data; 4 is a second calculation means for calculating data; and 5 is a first storage means for storing input/output data of each calculation data. 6, each time the second arithmetic means 4 executes arithmetic processing, input data is input via the input/output means 1, and the sequence control means 2 controls the execution of the program. The calculation means 3 of 1 specifies the execution address of the program and the input/output address of the calculation data.
第2の演算手段4により各種の演算が実行され、その入
出力データは第1の記憶手段5に記憶される。Various calculations are executed by the second calculation means 4, and the input/output data are stored in the first storage means 5.
これと同時に第2の記憶手段6には1つの処理を実行す
る毎に特定パターンを書き込んでゆき1、所定の時間間
隔で計数手段7aをクリヤする時に、書き込まれている
パターンが処理のステップ数に対応した内容になってい
ることから、暴走していないことを確認することが可能
となる。At the same time, a specific pattern is written into the second storage means 6 each time one process is executed. Since the content corresponds to the above, it is possible to confirm that there is no out of control behavior.
以下本発明の要旨を第2図〜第3図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 and 3.
第2図は本発明の詳細な説明するブロック図、第3図は
本発明の実施例のフローチャートを説明する図をそれぞ
れ示す。なお、全図を通じて同一符号は同一対象物を示
す。FIG. 2 is a block diagram illustrating the present invention in detail, and FIG. 3 is a diagram illustrating a flowchart of an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
第2図に示す本発明の実施例は第1図で説明した入出力
手段1、シーケンス制御手段2、第1の演算手段3、第
2の演算手段4、第1の記憶手段5、計数手段7として
、第4図で説明したのと同一機能を有する、入出力回路
1a、シーケンスコントローラ2a、アドレスALU3
a、ALU4a、ランダムアクセスメモリ5a、カウン
タ7aと第2の記憶手段としてのランダムアクセスメモ
’J 6 aとから構成した例である。The embodiment of the present invention shown in FIG. 2 includes the input/output means 1, sequence control means 2, first calculation means 3, second calculation means 4, first storage means 5, and counting means explained in FIG. 7, an input/output circuit 1a, a sequence controller 2a, and an address ALU 3 having the same functions as explained in FIG.
This is an example configured of ALU 4a, random access memory 5a, counter 7a, and random access memo 'J6a as second storage means.
例えば、従来例で説明したように、処理が処理1と処理
2にある場合には、処理1、処理2に対応して、ランダ
ムアクセスメモリ6aの中に暴走検出用のエリアA1、
A2を割り当てる。For example, as explained in the conventional example, when there are processes 1 and 2, the area A1 for runaway detection is stored in the random access memory 6a, corresponding to processes 1 and 2.
Assign A2.
ここで、正常に処理I、処理2が行われる毎に、AI、
A2に特定のパターンを書き込んでゆく。Here, each time Process I and Process 2 are performed normally, AI,
Write a specific pattern on A2.
例えば、書き込んでゆくパターンを8ビツトで表示する
と、AIには上位4ビツトを処理1を表す0101とし
、下位4ビツトを処理1を実行する毎に「0」から「1
」ずつ加算して書き込み、A2には上位4ビツトに処理
2を表す1010とし、下位4ビツトは処理2を実行す
る毎に、常数「K」からrlJずつ減算して書き込む。For example, if the pattern to be written is displayed in 8 bits, the upper 4 bits are set to 0101 representing process 1, and the lower 4 bits are set to 0 to 1 each time process 1 is executed.
'' is added and written to A2, the upper 4 bits are set to 1010 representing process 2, and the lower 4 bits are written by subtracting rlJ from the constant ``K'' each time process 2 is executed.
ここでは、仮に8ビツトとしたが、AI、A2に書き込
むパターンは8ピントに限定されるものではな(、暴走
を起こした時に、現れる確率のできるだけ低く、且つ処
理の実行を確実に確認できるパターンを設定すればよい
。Here, we have assumed 8 bits, but the pattern written to AI and A2 is not limited to 8 bits (i.e., a pattern that has the lowest possible probability of appearing when a runaway occurs, and that can reliably confirm the execution of the process). All you have to do is set .
このようにして、処理l、処理2を実行する毎に、暴走
検出用のエリヤA1、A2に特定のパターンを書き込ん
でゆき、所定の時間経過した時に、暴走検出用のエリヤ
A1、A2に書き込まれているパターンが処理の回数に
対応した内容になっているかの判定を行い、不一致であ
れば暴走しているのでプログラムを初期化の部分から再
スタートする。In this way, each time Process 1 and Process 2 are executed, a specific pattern is written to areas A1 and A2 for runaway detection, and when a predetermined period of time has elapsed, a specific pattern is written to areas A1 and A2 for runaway detection. It is determined whether the pattern that is displayed corresponds to the number of times of processing, and if they do not match, the program is restarted from the initialization part because the program has run out of control.
一致していれば処理は正常に実行されているので、暴走
検出用のエリヤA1、A2の内容をクリヤして処理を続
ける。If they match, the process is being executed normally, so the contents of the runaway detection areas A1 and A2 are cleared and the process continues.
このようなシーケンスをとることにより、従来例で示し
たような暴走も検出可能となる。By adopting such a sequence, it becomes possible to detect runaway as shown in the conventional example.
以上のような本発明によれば、ディジタルシグナルプロ
セッサの暴走を確実に検出することが可能となり、信顧
性の高いシステムを構築することが可能となる。According to the present invention as described above, runaway of a digital signal processor can be reliably detected, and a highly reliable system can be constructed.
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明の
実施例のフローチャートを説明する図、
第4図は従来例を説明するブロック図、第5図は従来例
のフローチャートを説明する図、をそれぞれ示す。
図において、
1は入出力手段、
laは入出力回路、
2はシーケンス制御手段、
α
「録シーケンスコントローラ、
3は第1の演算手段、
3aはアドレスALU。
4は第2の演算手段、
4aはALU。
5は第1の記憶手段、
5a、6aはランダムアクセスメモリ、6は第2の記憶
手段、
7は計数手段、
7aはカウンタ、
本発明の詳細な説明するブロック図
第1図
本発明の詳細な説明するブロッグ図
第2図
本発明の実施例のフローチャートを説明する図従来例を
説明するブロック図
第4図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a flowchart of an embodiment of the present invention, and FIG. 4 is a conventional example. FIG. 5 is a block diagram explaining the conventional example, and FIG. 5 is a diagram explaining the flowchart of the conventional example. In the figure, 1 is an input/output means, la is an input/output circuit, 2 is a sequence control means, α is a sequence controller, 3 is a first calculation means, 3a is an address ALU, 4 is a second calculation means, and 4a is a ALU. 5 is a first storage means, 5a and 6a are random access memories, 6 is a second storage means, 7 is a counting means, and 7a is a counter. Figure 2: A detailed blog diagram explaining the flowchart of the embodiment of the present invention Figure 4: A block diagram explaining the conventional example
Claims (1)
ロセッサの暴走検出方式であって、外部との入出力イン
タフェースをとる入出力手段(1)と、 プログラムの実行を制御するシーケンス制御手段(2)
と、 プログラムの実行アドレス、演算データの入出力アドレ
スを指定する第1の演算手段(3)と、データの演算を
行う第2の演算手段(4)と、各演算データの入出力デ
ータを記憶する第1の記憶手段(5)と、 前記第2の演算手段(4)が演算処理を実行する毎に特
定パターンを書き込んでゆく第2の記憶手段(6)と、 暴走検出用の計数手段(7)とを備え、 前記第2の演算手段(4)が1つの処理を行う毎に、前
記第2の記憶手段(6)の中に、特定パターンを書き込
んでゆき、前記計数手段(7)により経過時間を計測し
、所定の時間間隔で前記計数手段(7)をクリヤする。 この時、前記第2の記憶手段(6)の中に書き込まれて
いるパターンが処理のステップ数に対応した内容になっ
ていない時には、暴走と判定することにより、暴走を確
実に検出できる暴走検出方式。[Claims] A runaway detection method for a digital signal processor used in a high-efficiency encoding device, etc., which includes an input/output means (1) for providing an input/output interface with the outside, and a sequence for controlling program execution. Control means (2)
, a first calculation means (3) for specifying a program execution address and an input/output address of calculation data, a second calculation means (4) for calculating data, and storing input/output data of each calculation data. a second storage means (6) into which a specific pattern is written each time the second calculation means (4) executes calculation processing; and a counting means for detecting runaway. (7), each time the second calculation means (4) performs one process, a specific pattern is written into the second storage means (6), and the counting means (7) writes a specific pattern into the second storage means (6); ) to measure the elapsed time and clear the counting means (7) at predetermined time intervals. At this time, if the pattern written in the second storage means (6) does not correspond to the number of processing steps, runaway detection is performed to ensure runaway detection. method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63292600A JPH02138644A (en) | 1988-11-18 | 1988-11-18 | Runaway detection method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63292600A JPH02138644A (en) | 1988-11-18 | 1988-11-18 | Runaway detection method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02138644A true JPH02138644A (en) | 1990-05-28 |
Family
ID=17783886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63292600A Pending JPH02138644A (en) | 1988-11-18 | 1988-11-18 | Runaway detection method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02138644A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4745227B2 (en) * | 2004-05-25 | 2011-08-10 | 三菱電機株式会社 | Elevator control device |
-
1988
- 1988-11-18 JP JP63292600A patent/JPH02138644A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4745227B2 (en) * | 2004-05-25 | 2011-08-10 | 三菱電機株式会社 | Elevator control device |
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