JPH02137361A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路装置に関し、特にラッチアップ
現象の防止をはかったものである。

（従来の技術） 近年集積回路市場に於いて、ＩＣメモリは急成長を遂げ
、とりわけここ数年来、紫外線による消去が可能で電気
的に書込み可能なリード・オンリー・メモリ（ＥＰＲＯ
Ｍ）の市場が飛躍的な拡大を見せている。この市場拡大
に伴い大容量、高速、低消費電力、低価格という要求か
ら、周辺０ＭＯ３化によって、低消費電力化を図る動き
が目立ってきた。

（発明が解決しようとする課題） 従来、ＥＦＲＯＭはＣＭＯ８化が、困難であった。その
理由としては、プログラム時に高電圧を必要とする事、
そして、書込みの際に数ミリアンペア程度の基板電流が
流れる事にあった。何故ならば、その事はＣＭＯ８回路
特有の問題である電源間に大電流を流し、素子の破壊ま
でも引起こしてしまう「ラッチアップ現象」の誘発原因
となりうるからである。また、高速化によっても「ラッ
チアップ現象」を引き起こしてしまう事がある。

それは動作速度の高速化によって、出力端子に於いて、
急速な充放電が行われる様になり、出力端子に付帯する
容量・抵抗・インダクタの為に、出力電位のオーバー・
シュート、アンダー争シュート、リンギングを生じ、そ
れらの過激な変動によって、基板電流が発生し、それが
「ラッチアップ現象」を、誘発するものである。

本発明は前記の問題に鑑みて成されたもので、ＭＯＳ半
導体集積回路、特にＣＭＯ８回路によって構成されるＭ
ＯＳ半導体集積回路のラッチアップ耐性を高める事に拠
って、半導体集積装置の信頼性向上を目的とする素子配
置法を工夫したものである。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、（イ）一導電型半導体基板と、この半導体基
板上に形成される半導体集積回路と、この半導体集積回
路の外部にデータを出力する為の出力回路を構成する第
１のトランジスタと、この第１のトランジスタを外部出
力端子に接続するためのパッド領域と、前記基板の端部
と前記第１のトランジスタとの間に配置されて前記出力
回路を構成しかつ前記基板と反対の導電型を持つウェル
領域上に形成される前記第１のトランジスタとは極性の
異なる第２のトランジスタを、前記パッド領域に対し、
前記第１のトランジスタの反対側に配置した事を特徴と
する半導体集積回路装置である。

また本発明は、前記第１のトランジスタを有した前記出
力回路に隣接し、第１の回路を構成する前記第１のトラ
ンジスタと同一極性の第３のトランジスタ及び前記第１
のトランジスタとは極性の異なる第４のトランジスタを
設け、前記第３のトランジスタを前記第４のトランジス
タと前記第１の鱈 本発明は、高電圧が供給される第５のトランジスタと、
これに隣接して第２の回路を構成する前記第５のトラン
ジスタと同一極性の’ｉｉ６のトランジスタ及び前記第
５のトランジスタとは極性の異なる第７のトランジスタ
を設け、前記第６のトランジスタを、前記第５のトラン
ジスタと前記第７の引 トランジスタとの間に配置した事を特徴とする妻１し 卓（イ）項に記載の半導体集積回路装置である。また本
発明は、信号入力端と、この入力端に接続され前記基板
上に設けられる前記基板とは反対の導電型を持つ半導体
領域を有する入力保護回路と、これに隣接して第３の回
路を構成する前記半導体領域と同一極性の第９のトラン
ジスタ及び前記半導体領域とは極性の異なる第１０のト
ランジスタを設け、前記第９のトランジスタを、前記第
１０のトランジスタと前記入力保護回路との間に配置し
た事を特徴とする前記（イ）項に記載の半導体集積回路
装置である。また本発明は、半導体記憶回路を構成する
第１１のトランジスタと、これに隣接し、少なくとも前
記第１１のトランジスタと同一極性の第１２のトランジ
スタ及び前記第１１のトランジスタとは極性の異なる第
１３のトランジスタからなり、前記第１２のトランジス
タを、前記第１１のトランジスタと前記第１３のトラン
ジスタとの間に配置したデコーダ回路を設けた事を特徴
とする前記（イ）項に記載の半導体集積回路装置である
。

即ち本発明は、半導体集積回路に於いて基板電流を発生
する回路に対し、基板電流を発生する回路素子と極性の
等しい半導体素子を間に介して、基板電流を発生する回
路素子と極性の異なる半導体素子を配置すること等で、
回路間を離し回路間の基板抵抗を大きくすることで基板
電流を制限し、電源間の過大電流をもたらし素子の破壊
までも引起こすラッチ争アップ現象を容易に抑制する事
ができるようにしたものである。

（実施例） 第１図（ａ）は、出力回路２１に於ける本発明の一実施
例のパターン平面図である。出力端子に接続されるボン
ディング用アルミニウムバッド２２を挟むようにしてＮ
チャネルトランジス２群１、Ｐチャネルトランジスタ群
２が配置される。

出力回路の様に、大電流の消費される様な回路、加えて
、外部端子として外来ノイズの影響を受けやすい回路に
於いてはＮチャンネルトランジスタ部及び、Ｐチャネル
トランジスタ部のどちらに於いてでも、ラッチアップの
原因となる基板電流を誘発し品い。

この為、第１図（ａ）に示す様に外部出力端子に接続さ
れるボンディング用のバッド２２に対し、チップの内側
にＮチャネルトランジスタ１が配置され、外側、すなわ
ちチップのエンド（終端）ｅ側にはＰチャネルトランジ
スタ２を配する様にした。この様に、Ｐチャネルトラン
ジスタ２をチップのエンドｅ側に配置する事によって、
内部回路とはパッド領域２２の分だけ離れる事になる。

この為、ラッチ・アップの誘発原因である、基板電流が
生じた場合に於いてでも、内部回路と離れている分、基
板抵抗が大きくなる為、寄生バイポーラ・トランジスタ
によるベース電流が制限される。

その事によって、ラッチ書アップに対する耐性を高める
事が可能となる。

第１図（ｂ）〜（ｇ）は、同図（ａ）を断面的に模した
もので、２３はＰ型基板、２４はＮウェル層、ｖ　ｃ　
ｃ　ハ電源端、ＶＳＳは接地端、２５１〜２５２および
、３０はＮ＋層、２６はＮチャネルトランジス２群１の
ポリシリコン電極、２７はＰチャネルトランジスタ群２
のポリシリコン電極、２８１〜２８２および、２９はＰ
　層、ＴｒｌはＰ＋層２８１．Ｎウェル２４．Ｐ基板２
３よりなる寄生ＰＮＰバイポーラトランジスタ、Ｔ「２
はＰ　層２８２．Ｎウェル２４．Ｐ基板２３よりなる寄
生ＰＮＰバイポーラトランジスタ、Ｔｒ３はＮウェル２
４．Ｐ基板２３．Ｎ＋層２５１よりなる寄生ＮＰＮバイ
ポーラトランジスタ、Ｔｒ４はＮウェル２４．Ｐ基板２
３．Ｎ　層２５□よりなる寄生ＮＰＮバイポーラトラン
ジスタ、ｒ１〜ｒ３はＮウェル寄生抵抗、ｒ４〜ｒ７は
Ｐ基板寄生抵抗である。

以下に第１図（ｂ）〜（ｇ）を用いて、上記ラッチアッ
プ現象の抑制方法をラッチアップ現象の一例をもとに説
明する。第１図（ｂ）に於て、外部出力端２２に電源電
圧ｖＣＣ以上の、プラス方向のノイズが混入した場合に
ついて説明する。このとき、寄生ＰＮＰバイポーラトラ
ンジスタＴ　ｒ　２のベースは、ウェル寄生抵抗’１＋
ｒ２を介して、電源ｖＣＣにバイアスされたままである
為Ｔ　ｒ　２はターンオンし、Ｐ基板寄生抵抗ｒ５．’
６＋　　ｒ７を通り、接地端ｖＳＳに抜ける電流１１が
流れる。

この電流Ｌ１が流れることにより、Ｐ基板２３中に電位
勾配が生じＰ基板寄生抵抗’５＋’６＋ｒ７のそれぞれ
の両端に電位差が生じる。それによって、寄生Ｎ′ＰＮ
バイポーラトランジスタＴｒ４のベースが、順方向バイ
アスされＴｒ４はターンオンする。そのため第１図（Ｃ
）に示す様に、ウェル寄生抵抗ｒｌ＋　　ｒ２．ｒ３を
通り、電流１２が流れる。またこの電流１２が流れるこ
とで、寄生ＰＮＰバイポーラトランジスタＴｒ１のベー
スが繋がるウェル寄生抵抗ｒ２の両端に電位効果が生じ
、電源電圧ｖＣＣより低下することで、Ｔｒｌのベース
は順方向バイアスとなり、Ｔ　ｒ　１はターンオンし、
第１図（ｄ）に示す様にＰ基板寄生抵抗’４．’５＋　
　’６＋　　ｒ７を介し、接地端■ＳＳに、電流ｉ３が
流れる。この電流ｉ３が流れる事で、寄生ＮＰＮバイポ
ーラトランジスタＴ　ｒ　、１のベースは更に順方向バ
イアスされ、電流１２は増加する。上記の様な動作を繰
り返す事によって、外部出力端２２に混入したノイズが
治まっても電流は電源ｖＣＣから接地端ｖＳＳへと流れ
続け、電源を切るまでこの状態は続く、これがラッチア
ップ現象である。また、電源電圧ｖＣＣが、他の外部出
力回路等の影響を受けて一時的に電圧が低下（例えば４
．５Ｖ程度）し、外部出力端２２に電源電圧ｖＣＣレベ
ルの電圧（例えば５Ｖ）となっている場合に於いても、
ウェル寄生抵抗ｒｌ＋ｒ２を介して、寄生ＰＮＰバイポ
ーラトランジスタＴｒ２のベースが順方向バイアスとな
り、ターンオンする為、第１図（ｂ）の様に電流１１が
流れ、前記と同様な動作を繰り返す事で、ラッチアップ
現象が発生する。次に、第１図（ｅ）に於て、外部出力
端２２に、接地端電圧ｖＳＳ以下のマイナス方向のノイ
ズが混入した場合についても説明する。この時Ｐ基板寄
生抵抗’６＋’７を介し、ベースが接地電位にバイアス
されている為、寄生ＮＰＮバイポーラトランジスタＴｒ
３はターンオンし、ウェル寄生抵抗の’１＋ｒ２゜ｒ３
を通り、電流ｉ４が流れる。この電流ｉ４が流れること
によってＮウェル２４内に電位勾配が発生し、ウェル抵
抗ｒｌ＋ｒ２の接続点に電位降下を生じ、寄生ＰＮＰバ
イポーラトランジスタＴｒｌのベースは順方向バイアス
となり、Ｔｒｌはターンオンする。それによって、Ｐ基
板寄生抵抗’、１＋　　ｒ５＋　　ｒ６＋　　ｒ７を通
り第１図（ｆ）に示すように、接地端■ＳＳに電流ｉ５
が流れる。Ｐ基板２３内に、電流ｉ５が流れる事によっ
て、Ｐ基板２３中にも電位勾配が発生し、寄生ＮＰＮバ
イポーラトランジスタＴ　ｒ　、１のベースは順方向バ
イアスされる事になり、Ｔｒ４はターンオンする。

その為、ウェル寄生抵抗ｒ１．ｒ２．ｒ３を通り第１図
（ｇ）に示すように、電流ｉ６が流れる。この電流ｉ６
が流れる事で、Ｎウェル２４内の電位勾配は更に大きく
なり、寄生ＰＮＰバイポーラトランジスタＴｒｌのベー
スが更に順方向バイアスされ電流ｉ５は増加する。上記
のような動作を繰り返す事によっても前記と同様に、ノ
イズが治まっても、電源間に電流が流れ続けるといった
ラッチアップ現象が発生する。また、接地端ｖＳＳが、
ほかの外部出力回路等の影響を受けて、−時的に接地端
電圧が浮き（例えば０．５程度）外部出力端２２が接地
端電圧ｖＳＳレベルの電圧（例えばＯＶ）である時も、
Ｐ基板寄生抵抗のｒ６＋　　ｒ７を介して、寄生ＮＰＮ
バイポーラトランジスタＴｒ３のベースが順方向バイア
スされターンオンする為、第１図（ｅ）のように電流ｉ
４が流れ、前記と同様な動作を繰り返し、ラッチアップ
現象が発生する。以上のことから、ラッチアップ現象の
原因は基板電流またはウェル電流が流れる事で、基板ま
たはウェルの寄生抵抗による電位勾配が、寄生バイポー
ラトランジスタのベースを順方向バイアスする為である
事が分かる。それに対し、ラッチアップ現象の発生を防
ぐ方法としては寄生抵抗をコントロールすることであり
、即ちガードリング等によって寄生抵抗を低くし、電位
勾配を押さえる。また、寄生抵抗を大きくし基板電流あ
るいは、ウェル電流そのもの押さえるという二つの方法
である。本発明の一実施例である出力回路２１では、Ｎ
チャネルトランジスタ群１とＰチャネルトランジスタ群
２の距離を離す事で寄生基板抵抗を大きくし基板電流を
押さえ、ラッチアップ現象の発生を抑制しようとするも
のである。

さらに本発明において示したように、Ｐ型基板２３上の
、この基板と反対の導電型を持つＮ−ｗｅ　１１領域を
、チップの終端側に置くことは、さらにラッチアップを
起こりに＜＜シている。ラッチアップは、ＣＭＯ８集積
回路特有のものであり、ＮＭＯ３あるいはＰＭＯ８集積
回路では起こらない。ＣＭＯ３集積回路においては、基
板と反対導電型のウェル領域中にトランジスタを作るた
めにラッチアップが発生する。すなわち、ラッチアップ
の主な原因は、ウェル領域上のトランジスタであり、こ
のウェル領域が無いならばラッチアップは起こらない。

このため、特にラッチアップの起こりやすい出力端子に
接続されるトランジスタのつくられるウェル領域と、他
の内部回路との距離は、さらに大きくとられる。本発明
のように、出力端子に接続されるトランジスタのつくら
れるウェル領域をチップの終端側に配置するようにすれ
ば、終端側には、他の回路は何もなく、チップが終わっ
ているだけであるので、ラッチアップに対しては、チッ
プの内側のみを、すなわち、ウェル領域の一辺のみに対
して、他の内部回路を離して配置すればよいので、出力
回路を形成するためのチップ上の面積を小さくできると
いう利点があり、ウェル領域の一辺側にしか、他の回路
が置かれないのでラッチアップも起こりにくくなるので
ある。

第２図は前記出力回路２１に近接する周辺回路を配置し
た本発明の一実施例である。周辺回路の回路３１中のＮ
チャネルトランジス２群３は出力回路２１側に配置され
、回路３１中のＰチャネルトランジスタ群４は、Ｎチャ
ネルトランジス２群３に対し出力回路２１の反対側に配
置する。この事は、外部に接続される出力回路中のＮチ
ャネルトランジス２群１に於いて、それ自体の動作、も
しくは、外来雑音によって基板電流を生じる場合に於い
てでも、ラッチ・アップの直接原因となる基板電流は、
第２図に示す様に、出力回路２１のＮチャネルトランジ
ス２群１に対し、内部回路３１のＮチャネルトランジス
２群３を挟み、内部回路３１のＰチャネルトランジスタ
群４を配する事によって、出力回路２１のＮチャネルト
ランジス２群１から、内部回路３１のＰチャネルトラン
ジスタ群４までの基板抵抗が大きくなり、基板電流は流
れ難くなる。即ちノイズが入る出力端子２２と接続され
ているＮチャネルトランジス２群１と、Ｐチャネルトラ
ンジスタ群４を離すため、Ｎチャネルトランジス２群３
を介するようにして配置する。その結果、回路占有面積
も増加せずラッチ・アップ耐性を高める事が可能となる
。

第３図は、高電圧が供給される回路４２に近接する周辺
回路を配置した、本発明の一実施例である。周辺回路の
回路４１中のＮチャネルトランジス２群６は、Ｎチャネ
ルトランジス７群５によって構成される高電圧回路４２
側に配置され、回路４１中のＰチャネルトランジスタ群
７は、高電圧回路４２に対し、Ｎチャネルトランジス２
群６を挟み、離して配置される。例えば電気的に書換え
可能なリード・オンリー・メモリ（ＥＦＲＯＭ）に於い
ては、メモリ素子に対してデータの書込みを行う嘩、そ
のゲート及びドレインに高電圧を印加しなければならな
い。その為、必要上メモリ素子の周辺に書込み用の高電
圧を発生する回路を配置しなければならない。そこで問
題となってるのが、高電圧を使用する為に生じる、寄生
フィールド・トランジスタによるフィールド・リーク、
ＰＮ接合部での降伏現象による降伏電流、高電圧配線に
付帯する抵抗・容量・インダクタが原因の内部チャタリ
ングによる過渡電流等々の基板電流である。その為、第
３図に示すように、高電圧を使用するＮチャネルトラン
ジス７群５に対し、周辺の回路４１中のＮチャネルトラ
ンジス２群６を挾み、回路４１のＰチャネルトランジス
タ群７を配する事によって、前記の様な基板電流が生じ
た場合でも、ラッチ・アップの直接原因である回路４１
のＰチャネルトランジスタ領域７から、高電圧回路４２
中のＮチャネルトランジスタ領域５への基板電流を、間
に回路４１のＮチャネルトランジス２群６を配した分基
板抵抗が大きくなり、基板電流は流れにくくなる。その
結果、ラッチ・アップ耐性を高める事が可能となる。「
すなわち、高電圧回路４２の、Ｎチャネルトランジスタ
群５は基板電流を発生させる可能性があるから、Ｐチャ
ネルトランジスタ群７をつくっているＮウェルと高電圧
Ｎチャネルトランジスタ群５とをＮチャネルトランジス
タ群６を間におくことにより離して配置する事で、パタ
ーン占有面積を増やさずに第１図（ｂ）の基板抵抗を増
す事でラッチ・アップのトリガ電流を抑制しようとする
ものである。」第４図は、入力回路５１に近接する周辺
回路５２を配置した本発明の一実施例である。周辺回路
５２中のＮチャネルトランジスタ群９は、Ｎチャネルト
ランジスタ群８によって構成される入力保護回路側に配
置され、壽母回路５２中のＰチャネルトランジスタ群１
０は、入力保護回路に対し、Ｎチャネルトランジスタ群
９を挟み、離して配置される。入力保護回路を、特にＭ
ＯＳトランジスタで作らず、単に、Ｎ　半導体領域と基
板とのジャンクションブレークダウンを利用したもので
あっても、Ｎ＋領領域このような配置とすれば、同様の
効果が得られる。ＣＭＯＳ半導体集積回路装置に於いて
、外部入力端子に接続される入力保護回路及び入力回路
５１へは外部からの雑音、静電気による高電圧が混入す
る場合がある。入力端子５３に基準電位以下の外来雑音
が供給された場合、あるいは入力端子に高電圧が印加さ
れ入力保護回路でブレークダウンが起こる様な場合に基
板中に電流が流れ、その電流がラッチ・アップ現象を誘
発する事になる。この為、第４図に示すようにＰチャネ
ルトランジスタ領域１０から、入力保護回路のＮチャネ
ルトランジスタ領域８への間にＮチャネルトランジスタ
領域９を配する事によって、パターン占有面積を大きく
することなく入力保護回路とＰチャネルトランジスタ領
域１０を離すことができ、基板抵抗を大きくし、基板電
流を流れ難くする。入力端子５３につながるＮチャネル
トランジスタ群８は、ノイズによって基板電流を生む恐
れがある為、これとＰチャネルトランジスタ群１０を離
して配置する。その結果ラッチ−アップ耐性を高める事
が可能となる。

また、入力保護回路あるいは、入力端子５３につながる
Ｎチャネルトランジスタ群８をパッドに対して、チップ
の終端側に配置するようにすれば、さらにラッチ・アッ
プは起こりにくくなる。

第５図は、半導体記憶回路６１に近接する周辺回路６２
を配置した本発明の一実施例である。周辺回路６２中の
Ｎチャネルトランジス２群１２は、Ｎチャネルトランジ
スタ群１１によって構成される半導体記憶回路６側に配
置され、回路６２中のＰチャネルトランジスタ群１３は
、Ｎチャネルトランジス２群１２に対し半導体記憶回路
６１の反対側に配置される。ＥＦＲＯＭにおいては半導
体メモリ素子にデータを書込な際、記憶素子のゲート及
びドレインに高電圧を印加しなければならない事は上述
した通りである。近来のＥＦＲＯＭに於ける高集積化の
為メモリ容量が増大し、全メモリセルヘデータを書き込
むのに要する時間が益々長くかかるようになって来た。

その結果、従来メモリ素子動作のピンチオフ点で、デー
タの書込みを行っていたものが、書込み時間の短縮のた
め、メモリ素子動作のアバランシェ領域で書込みを行う
ようになって来た。しかしこの時には半導体記憶素子の
基板には数ミリアンペア程度の基板電流が流れる。この
電流が、ラッチ・アップの誘発原因となる。その為、第
５図に示す様に、Ｐチャネルトランジスタ領域１３と、
Ｎチャネルトランジスタ領域１１との間にＮチャネルト
ランジスタ領域１２を配置する。この事によって、基板
抵抗が大きくなり、Ｐチャネルトランジスタ領域１３か
ら半導体記憶回路６１中のＮチャネルトランジスタ群１
１への基板電流は流れ難くなる。その結果、ラッチ・ア
ップ耐性を高める事が可能となる。

第６図に前記の発明の実施例によって成された半導体集
積回路装置のチップ８１の概略図を示す。

第６図に於いて、鎖線７１で囲まれた所が、第１図及び
第２図に於いて説明した出力回路であり、Ｎチャネルト
ランジスタ群１に対し、ボンディング用パット２２を挟
み、Ｐチャネルトランジスタ群２を配する。鎖線７２で
囲まれた所が、第２図に於いて説明した出力回路２１に
に近接する周辺回路３１であり、出力回路中のＮチャネ
ルトランジスタ群１に対し、回路３１のＮチャネルトラ
ンジスタ群３を挟み、Ｐチャネルトランジスタ群４を配
する。鎖線７３で囲まれた所が、第３図に於いて説明し
た高電圧が供給されるＮチャネルトランジスタ群５に近
接する周辺回路４１であり、Ｎチャネルトランジスタ群
５に対し、回路４１のＮチャネルトランジスタ群６を挟
み、Ｐチャネルトランジスタ群７を配する。鎖線７４で
囲まれた所が、第４図に於いて説明した入力回路５１に
近接する周辺回路５２であり、入力回路５１中のＮチャ
ネルトランジスタ群８に対し、回路５２のＮチャネルト
ランジス２群９を挟み、Ｐチャネルトランジスタ群１０
を配した本発明の一実施例である。

鎖線７５で囲まれた所が、第５図に於いて説明した半導
体記憶回路６１に近接する周辺回路６２であり、半導体
記憶回路６１のＮチャネルトランジスタ群１１に対し、
回路６２のＮチャネルトランジスタ群１２を挟み、Ｐチ
ャネルトランジスタ群１３を配するものである。７６は
Ｎチャネルトランジスタ群である。

また実線９１で囲まれた領域は行デコーダである。この
行デコーダ領域はメモリセルのピッチで回路を配置しな
ければならないので、各素子は、極めて密接して作られ
る。このため本発明による方法を用いれば、従来より、
ラッチ・アップを起こりに＜＜シ、しかも、デコーダ形
成面積も小さくできる。

なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明においては、実施例のＰ型とＮ
型を逆にした構成としてもよい。

［発明の効果］ 以上説明したように本発明によれば、半導体集積回路に
於いて基板電流を発生する回路に対し、基板電流を発生
する回路素子と極性の等しい半導体素子を間に介して、
基板電流を発生する回路素子と極性の異なる半導体素子
を配置することで、基板抵抗を大きくさせ基板電流を制
限することで、電源間の過大電流をもたらし、素子の破
壊までも引起こすラッチ・アップ現象を容易に抑制する
事ができる半導体集積回路装置が得られる。また特に、
出力回路に於いてはデータを外部に出力する為、そのト
ランジスタ寸法は大きく設定されている。その為、従来
に於いてＰチャネル出力トランジスタと、Ｎチャネル出
力トランジスタとの間隔をとるばかりでなく、出力トラ
ンジスタと周辺回路との距離もある程度離す事で、ラッ
チ・アップを防止するようにしていたが、本発明にあっ
ては例えば第１図に示したように、出力回路を形成する
Ｐ又は、Ｎチャネルトランジスタを、チップの端に配置
することにより、出力回路を形成するＰヌ１１ ソチャネルトランジスタと周辺回路との間隔を特にとる
必要がなくなり、それに、よってチップｅサイズも小さ
く出来ると言う利点も有する。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例のパターン平面図、同図
（ｂ）ないし　（ｇ）は同図（ａ）を断面的に示す図、
第２図ないし第６図は本発明の異なる実施例のパターン
平面図である。 １・・・第１のトランジスタ群（Ｎチャネル型）、２・
・・第２のトランジスタ群（Ｐチャネル型）３・・・第
３のトランジスタ群（Ｎチャネル型）、４・・・第４の
トランジスタ群（Ｐチャネル型）、５・・・（第５のト
ランジスタ群（Ｎチャネル型）、６・・・第６のトラン
ジスタ群（Ｎチャネル型）、７・・・第７のトランジス
タ群（Ｐチャネル型）、８・・・第８のトランジスタ群
（Ｎチャネル型）、９・・・′！Ｊ９のトランジスタ群
（Ｎチャネル型）、１０・・・第１０のトランジスタ群
（Ｐチャネル型）、１１・・・第１１のトランジスタ群
（Ｎチャネル型）、１２・・・第１２のトランジスタ群
（Ｎチャネル型）、１３・・・第１３のトランジスタ群
（Ｐチャネル型）、２１・・・出力回路、２２・・・出
力端子（ボンディングＡｆＩパッド）、５１・・・入力
回路、６１・・・半導体メモリ、８１・・・半導体チッ
プ。

Claims (5)

【特許請求の範囲】
1. （１）一導電型半導体基板と、この半導体基板上に形成
   される半導体集積回路と、この半導体集積回路の外部に
   データを出力する為の出力回路を構成する第１のトラン
   ジスタと、この第１のトランジスタを外部出力端子に接
   続するためのパッド領域と、前記基板の端部と前記第１
   のトランジスタとの間に配置されて前記出力回路を構成
   しかつ前記基板と反対の導電型を持つウェル領域上に形
   成される前記第１のトランジスタとは極性の異なる第２
   のトランジスタを、前記パッド領域に対し、前記第１の
   トランジスタの反対側に配置した事を特徴とする半導体
   集積回路装置。
2. （２）前記第１のトランジスタを有した前記出力回路に
   隣接し、第１の回路を構成する前記第１のトランジスタ
   と同一極性の第３のトランジスタ及び前記第１のトラン
   ジスタとは極性の異なる第４のトランジスタを設け、前
   記第３のトランジスタを前記第４のトランジスタと前記
   第１のトランジスタとの間に配置した事を特徴とする請
   求項（１）に記載の半導体集積回路装置。
3. （３）高電圧が供給される第５のトランジスタと、これ
   に隣接して第２の回路を構成する前記第５のトランジス
   タと同一極性の第６のトランジスタ及び前記第５のトラ
   ンジスタとは極性の異なる第７のトランジスタを設け、
   前記第６のトランジスタを、前記第５のトランジスタと
   前記第７のトランジスタとの間に配置した事を特徴とす
   る請求項（１）に記載の半導体集積回路装置。
4. （４）信号入力端と、この入力端に接続され前記基板上
   に設けられる前記基板とは反対の導電型を持つ半導体領
   域を有する入力保護回路と、これに隣接して第３の回路
   を構成する前記半導体領域と同一極性の第９のトランジ
   スタ及び前記半導体領域とは極性の異なる第１０のトラ
   ンジスタを設け、前記第９のトランジスタを、前記第１
   ０のトランジスタと前記入力保護回路との間に配置した
   事を特徴とする請求項（１）に記載の半導体集積回路装
   置。
5. （５）半導体記憶回路を構成する第１１のトランジスタ
   と、これに隣接し、少なくとも前記第１１のトランジス
   タと同一極性の第１２のトランジスタ及び前記第１１の
   トランジスタとは極性の異なる第１３のトランジスタか
   らなり、前記第１２のトランジスタを、前記第１１のト
   ランジスタと前記第１３のトランジスタとの間に配置し
   たデコーダ回路を設けた事を特徴とする請求項（１）に
   記載の半導体集積回路装置。