JPH02133961A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02133961A JPH02133961A JP63287438A JP28743888A JPH02133961A JP H02133961 A JPH02133961 A JP H02133961A JP 63287438 A JP63287438 A JP 63287438A JP 28743888 A JP28743888 A JP 28743888A JP H02133961 A JPH02133961 A JP H02133961A
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- JP
- Japan
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- elements
- semiconductor integrated
- integrated circuit
- circuit device
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に相補型ＭＯＳ
素子とバイポーラ素子で論理回路を構成したゲートアレ
イ方式で設計される半導体集積回路装置に関する。
素子とバイポーラ素子で論理回路を構成したゲートアレ
イ方式で設計される半導体集積回路装置に関する。
従来の相補型ＭＯＳ素子とバイポーラ素子で論理回路を
構成したゲートアレイ方式による半導体集積回路装置に
おいて、内部セル領域の構成は入力段の相補型ＭＯＳ素
子と、出力段のバイポーラ素子との２段構成となってお
り、それを内部１セルとして行列配置されていた。
構成したゲートアレイ方式による半導体集積回路装置に
おいて、内部セル領域の構成は入力段の相補型ＭＯＳ素
子と、出力段のバイポーラ素子との２段構成となってお
り、それを内部１セルとして行列配置されていた。
上述した従来の相補型ＭＯＳ素子とバイポーラ素子で論
理回路を構成したゲートアレイ方式による半導体集積回
路装置では、入力段の相補型ＭＯＳ素子と、出力段のバ
イポーラ素子との２段構成となっており、それを内部１
セルとして行列配置され。
理回路を構成したゲートアレイ方式による半導体集積回
路装置では、入力段の相補型ＭＯＳ素子と、出力段のバ
イポーラ素子との２段構成となっており、それを内部１
セルとして行列配置され。
その負荷容量ＣＬに対する伝達遅延時間ｔＰｄの増加分
は出力段のバイポーラ素子の高い駆動能力により、相補
型ＭＯＳ素子のみで構成されたゲートアレイのそれより
も少ない、つまり１重い負荷容量ＣＬに対する伝達遅延
時間ｔＰｄの増加を低くでき、高速動作をする。ところ
が、相補型ＭＯＳ素子とバイポーラ素子の２段構成とな
っているため、小さな負荷容量Ｃしに対しては相補型Ｍ
ＯＳ素子のみで論理回路を構成したゲートアレイよりも
、伝達遅延時間ｔＰｄは大きいという欠点がある。
は出力段のバイポーラ素子の高い駆動能力により、相補
型ＭＯＳ素子のみで構成されたゲートアレイのそれより
も少ない、つまり１重い負荷容量ＣＬに対する伝達遅延
時間ｔＰｄの増加を低くでき、高速動作をする。ところ
が、相補型ＭＯＳ素子とバイポーラ素子の２段構成とな
っているため、小さな負荷容量Ｃしに対しては相補型Ｍ
ＯＳ素子のみで論理回路を構成したゲートアレイよりも
、伝達遅延時間ｔＰｄは大きいという欠点がある。
本発明の目的は前記課題を解決した半導体集積回路装置
を提供することにある。
を提供することにある。
前記目的を達成するため１本発明は相補型ＭＯＳ素子と
バイポーラ素子で論理回路を構成するゲートアレイ方式
の半導体集積回路装置において、相補型ＭＯＳ素子のみ
で構成された複数個の内部セル行と、バイポーラ素子の
みで構成された複数個の内部セル行とを内部セル領域内
に交互に配置したものである。
バイポーラ素子で論理回路を構成するゲートアレイ方式
の半導体集積回路装置において、相補型ＭＯＳ素子のみ
で構成された複数個の内部セル行と、バイポーラ素子の
みで構成された複数個の内部セル行とを内部セル領域内
に交互に配置したものである。
以下１本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す構成図である。
図において、１，２はＩＣチップ周辺に配設したそれぞ
れパッド、入出力セルである。
れパッド、入出力セルである。
本発明はＩＣチップの内部セル領域に、バイポーラ素子
のみで構成された複数個の内部セル行３と、相補型ＭＯ
Ｓ素子のみで構成された複数個の内部セル行４とを交互
に配設したものである。尚、内部セル行３と４との配置
関係は図示のものと逆のものでもよい。
のみで構成された複数個の内部セル行３と、相補型ＭＯ
Ｓ素子のみで構成された複数個の内部セル行４とを交互
に配設したものである。尚、内部セル行３と４との配置
関係は図示のものと逆のものでもよい。
ところで、従来の相補型ＤＯ８素子とバイポーラ素子混
在のゲートアレイでは重い負荷容量Ｃしに対する伝達遅
延時間ｔＰｄの増加を低くでき、高速動作をする。とこ
ろが、内部セルが相補型ＭＯＳ素子とバイポーラ素子と
の２段構成となっているため、小さな負荷容量Ｃしに対
しては相補型ＭＯＳ素子のみで論理回路を構成されたゲ
ートアレイより伝達遅延時間ｔＰｄは大きい。
在のゲートアレイでは重い負荷容量Ｃしに対する伝達遅
延時間ｔＰｄの増加を低くでき、高速動作をする。とこ
ろが、内部セルが相補型ＭＯＳ素子とバイポーラ素子と
の２段構成となっているため、小さな負荷容量Ｃしに対
しては相補型ＭＯＳ素子のみで論理回路を構成されたゲ
ートアレイより伝達遅延時間ｔＰｄは大きい。
これに対し、本発明の構成のように、低負荷容量に対し
ては相補型ＭＯＳ素子のみで論理回路を構成し、高負荷
容量Ｃしに対しては相補型ＭＯＳ素子とバイポーラ素子
の２段構成の論理回路を構成すれば、双方の利点を生か
した高速の論理回路を実現できる。
ては相補型ＭＯＳ素子のみで論理回路を構成し、高負荷
容量Ｃしに対しては相補型ＭＯＳ素子とバイポーラ素子
の２段構成の論理回路を構成すれば、双方の利点を生か
した高速の論理回路を実現できる。
以上説明したように本発明は相補型ＭＯＳ素子のみで構
成した複数個の内部セル行とバイポーラ素子のみで構成
した複数個の内部セル行を交互に配置することにより、
相補型ＭＯＳ素子とバイポーラ素子の２段構成を１つの
セルとして行列配置されたゲートアレイ方式半導体集積
回路装置を使用したＩＣチップよりも伝達遅延時間ｔＰ
ｄを小さくでき、低負荷容量に対しては相補型ＭＯＳ素
子のみで論理回路を構成でき、高負荷容量に対しては相
補型肛Ｓ素子とバイポーラ素子の２段構成の論理回路が
でき、その結果高速の論理回路の実現が可能となるとい
う効果を有する。
成した複数個の内部セル行とバイポーラ素子のみで構成
した複数個の内部セル行を交互に配置することにより、
相補型ＭＯＳ素子とバイポーラ素子の２段構成を１つの
セルとして行列配置されたゲートアレイ方式半導体集積
回路装置を使用したＩＣチップよりも伝達遅延時間ｔＰ
ｄを小さくでき、低負荷容量に対しては相補型ＭＯＳ素
子のみで論理回路を構成でき、高負荷容量に対しては相
補型肛Ｓ素子とバイポーラ素子の２段構成の論理回路が
でき、その結果高速の論理回路の実現が可能となるとい
う効果を有する。
第１図は本発明の一実施例を示す構成図である。
Claims (1)
- （１）相補型ＭＯＳ素子とバイポーラ素子で論理回路を
構成するゲートアレイ方式の半導体集積回路装置におい
て、相補型ＭＯＳ素子のみで構成された複数個の内部セ
ル行と、バイポーラ素子のみで構成された複数個の内部
セル行とを内部セル領域内に交互に配置したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287438A JPH02133961A (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287438A JPH02133961A (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02133961A true JPH02133961A (ja) | 1990-05-23 |
Family
ID=17717321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287438A Pending JPH02133961A (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02133961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299738B1 (ko) * | 1996-09-09 | 2001-09-22 | 니시무로 타이죠 | 반도체 집적 회로 |
-
1988
- 1988-11-14 JP JP63287438A patent/JPH02133961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299738B1 (ko) * | 1996-09-09 | 2001-09-22 | 니시무로 타이죠 | 반도체 집적 회로 |
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