JPH0213394B2 - - Google Patents
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- JPH0213394B2 JPH0213394B2 JP56125186A JP12518681A JPH0213394B2 JP H0213394 B2 JPH0213394 B2 JP H0213394B2 JP 56125186 A JP56125186 A JP 56125186A JP 12518681 A JP12518681 A JP 12518681A JP H0213394 B2 JPH0213394 B2 JP H0213394B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- input
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はMOSダイナミツクメモリ、特にアド
レスマルチ方式のメモリの性能改善に係る。
レスマルチ方式のメモリの性能改善に係る。
アドレス入力信号を行選択と列選択の２つの群
に分けて同一ピン群を使用して時間帯を分けて入
力するメモリ、いわゆるアドレスマルチ方式の半
導体ダイナミツクメモリにおいては、実効的なア
クセス時間とサイクル時間を短縮する目的で、行
選択アドレスは固定したままで、列選択アドレス
のみを連続的に変化させてメモリを動作させるペ
ージモードと称される機能を有している。しかし
ながら、従来のメモリは、ダイナミツク動作をす
るために、ベージモードと言えども、メモリ動作
の後にメモリ回路を初期状態に復帰させるいわゆ
るプリチヤージ期間が必要で、サイクル時間はア
クセス時間のほぼ２倍の値となり、その機能を生
かしきれない欠点を有していた。
に分けて同一ピン群を使用して時間帯を分けて入
力するメモリ、いわゆるアドレスマルチ方式の半
導体ダイナミツクメモリにおいては、実効的なア
クセス時間とサイクル時間を短縮する目的で、行
選択アドレスは固定したままで、列選択アドレス
のみを連続的に変化させてメモリを動作させるペ
ージモードと称される機能を有している。しかし
ながら、従来のメモリは、ダイナミツク動作をす
るために、ベージモードと言えども、メモリ動作
の後にメモリ回路を初期状態に復帰させるいわゆ
るプリチヤージ期間が必要で、サイクル時間はア
クセス時間のほぼ２倍の値となり、その機能を生
かしきれない欠点を有していた。
本発明は、ページモードにおいて動作する回路
をすべてスタテイツク形の回路にしてサイクル時
間とアクセス時間をほぼ同一とし、ページモード
時の性能を大幅改善しようとするものである。
をすべてスタテイツク形の回路にしてサイクル時
間とアクセス時間をほぼ同一とし、ページモード
時の性能を大幅改善しようとするものである。
第１図に本発明の実施例を示す。
同図で１Ｒ，１Ｃは外部からの制御クロツクで
主として前者は行選択時の動作を、後者は列選択
動作を制御する。以後図面内の記号においてＲの
添字のついたものは行選択動作に、またＣの添字
についたものは列選択動作に係わることを意味す
るものとする。２Ｒ，２Ｃはそれぞれ１Ｒ，１Ｃ
の入力を受けてメモリ内部の動作に必要な複数の
タイミングパルスを発生する回路である。図中で
は代表的な出力線のみを記しており、他は省略し
ている。主として2Rの出力は行選択動作回路に、
２Ｃの出力列選択動作回路に供給されることは言
うまでもない。３はアドレス入力である。通常は
複数本の入力となるが、ここでは簡単のため１入
力として示してある。行選択アドレスは１Ｒに同
期して入力され、列選択アドレスは１Ｃに同期し
て入力される。この入力はアドレスバツフア回路
４Ｒ，４Ｃに入力され、それぞれ１２Ｒ，１２Ｃ
の制御に従がい１４Ｒ（背定）、１４（否定）、
１４Ｃ，１４に出力される。１４Ｒ，１４は
行選択動作に係わる行デコーダ、ワード線W0，
W1の駆動回路などからなるブロツク５Ｒに供給
され、他方１４Ｃ，１４は列デコーダ、列選択
MOSQ3，Q4の制御線１５の駆動回路などからな
るブロツク５Ｃに供給される。１００はメモリセ
ルアレー部であり、ビツト線B0，B0（他のビツト
線は省略）とワード線W0，W1（他のワード線、
ダミーワード線は省略）の交点に例えば1MOS形
式などのメモリセルMCが配置されている。６Ｒ
はMCからの微小信号検出用の検知回路であり、
Q1，Q2から構成され、１３Ｒの指示により動作
する。６Ｒにより検知増幅された信号は、Q3，
Q4を通して入出力データ線Ｉ／Ｏ，に伝
達されて、増幅器７Ｃを介して出力端子８に出力
される。一方データの書き込みは、データ入力９
から入力されたデータがデータ入力バツフア１０
Ｃを介してＩ／Ｏ，に接続され、上述した
読み出しと逆の経路を通つて行なわれる。
主として前者は行選択時の動作を、後者は列選択
動作を制御する。以後図面内の記号においてＲの
添字のついたものは行選択動作に、またＣの添字
についたものは列選択動作に係わることを意味す
るものとする。２Ｒ，２Ｃはそれぞれ１Ｒ，１Ｃ
の入力を受けてメモリ内部の動作に必要な複数の
タイミングパルスを発生する回路である。図中で
は代表的な出力線のみを記しており、他は省略し
ている。主として2Rの出力は行選択動作回路に、
２Ｃの出力列選択動作回路に供給されることは言
うまでもない。３はアドレス入力である。通常は
複数本の入力となるが、ここでは簡単のため１入
力として示してある。行選択アドレスは１Ｒに同
期して入力され、列選択アドレスは１Ｃに同期し
て入力される。この入力はアドレスバツフア回路
４Ｒ，４Ｃに入力され、それぞれ１２Ｒ，１２Ｃ
の制御に従がい１４Ｒ（背定）、１４（否定）、
１４Ｃ，１４に出力される。１４Ｒ，１４は
行選択動作に係わる行デコーダ、ワード線W0，
W1の駆動回路などからなるブロツク５Ｒに供給
され、他方１４Ｃ，１４は列デコーダ、列選択
MOSQ3，Q4の制御線１５の駆動回路などからな
るブロツク５Ｃに供給される。１００はメモリセ
ルアレー部であり、ビツト線B0，B0（他のビツト
線は省略）とワード線W0，W1（他のワード線、
ダミーワード線は省略）の交点に例えば1MOS形
式などのメモリセルMCが配置されている。６Ｒ
はMCからの微小信号検出用の検知回路であり、
Q1，Q2から構成され、１３Ｒの指示により動作
する。６Ｒにより検知増幅された信号は、Q3，
Q4を通して入出力データ線Ｉ／Ｏ，に伝
達されて、増幅器７Ｃを介して出力端子８に出力
される。一方データの書き込みは、データ入力９
から入力されたデータがデータ入力バツフア１０
Ｃを介してＩ／Ｏ，に接続され、上述した
読み出しと逆の経路を通つて行なわれる。
さて、上に述べた動作のうちおおむね６Ｒによ
る検知増幅動作までが、行選択動作に係わり、そ
れ以降が列選択動作に係わると言える。
る検知増幅動作までが、行選択動作に係わり、そ
れ以降が列選択動作に係わると言える。
本発明は上述の中で、Ｃの添字の付された列選
択動作に係わる回路をスタテイツク動作化するも
のである。このスタテイツク化において最大の障
害となるのはビツト線と入出力データ線間の信号
の授受、すなわち読み出し動作時にビツト線B0，
B0上の信号を破壊することなしにスタテイツク
的にＩ／Ｏ，に取り出し、また書き込み時
には逆にB0，B0にＩ／Ｏ、から信号を正
しく転送することである。
択動作に係わる回路をスタテイツク動作化するも
のである。このスタテイツク化において最大の障
害となるのはビツト線と入出力データ線間の信号
の授受、すなわち読み出し動作時にビツト線B0，
B0上の信号を破壊することなしにスタテイツク
的にＩ／Ｏ，に取り出し、また書き込み時
には逆にB0，B0にＩ／Ｏ、から信号を正
しく転送することである。
第２図は良く知られている6MOS形のスタテイ
ツク形メモリセルの構成を示している。同図で１
０３，１０４はビツト線、１０５はワード線で、
１０６は電源線を示している。第１図と第２図を
比較すると明らかなように、Q1−Q1′，Q2−Q2′、
Q3−Q3′、Q4−Q4′，１０１−B0，１０２−0，
１０３−Ｉ／Ｏ，１０４−はそれぞれ対応
関係にある。したがつて、第１図のQ1，Q2，Q3，
Q4の定数を第２図の従来から知られているメモ
リセルと同様に設計しておけば、スタテイツク的
な信号の授受が可能になる。
ツク形メモリセルの構成を示している。同図で１
０３，１０４はビツト線、１０５はワード線で、
１０６は電源線を示している。第１図と第２図を
比較すると明らかなように、Q1−Q1′，Q2−Q2′、
Q3−Q3′、Q4−Q4′，１０１−B0，１０２−0，
１０３−Ｉ／Ｏ，１０４−はそれぞれ対応
関係にある。したがつて、第１図のQ1，Q2，Q3，
Q4の定数を第２図の従来から知られているメモ
リセルと同様に設計しておけば、スタテイツク的
な信号の授受が可能になる。
すなわち、スタテイツク型メモリセルの最重要
点の一つである。読み出し動作時に記憶情報の反
転現象を生じないように、Q3／Q1，Q4／Q2のオ
ン抵抗の比１〜２のように設定しておけば良
い。なお、この値は回路の寄生容量、信号電圧他
と密接な関連があるため、多少上記値より異なる
ように設定する場合もありうることは言うまでも
ない。
点の一つである。読み出し動作時に記憶情報の反
転現象を生じないように、Q3／Q1，Q4／Q2のオ
ン抵抗の比１〜２のように設定しておけば良
い。なお、この値は回路の寄生容量、信号電圧他
と密接な関連があるため、多少上記値より異なる
ように設定する場合もありうることは言うまでも
ない。
その他の周辺回路５Ｃ，７Ｃ，１０Ｃなどの設
計も同様に従来から使用されているスタテイツク
型の回路技術によつて容易に実現可能である。
計も同様に従来から使用されているスタテイツク
型の回路技術によつて容易に実現可能である。
第１図において第２図の負荷MOSであるQ5，
Q6に相当するものがないが、これも第３図に示
すような近来良く使われている高レベル補償回路
を付加すれば、Q7，Q8がQ5，Q6に相当する働き
をし、動作も安定となる。
Q6に相当するものがないが、これも第３図に示
すような近来良く使われている高レベル補償回路
を付加すれば、Q7，Q8がQ5，Q6に相当する働き
をし、動作も安定となる。
なお、第２図で述べた如きメモリセルの設計法
については既に公知となつており、「Y.TARUI
et al：Ａ 40−as 144−Bitn−channel MOS−
LSI Memoly：IEEE Journal of Solid−State
Ciranits，Vol.SC−４，No.５，Oct：69」などに
詳しい。
については既に公知となつており、「Y.TARUI
et al：Ａ 40−as 144−Bitn−channel MOS−
LSI Memoly：IEEE Journal of Solid−State
Ciranits，Vol.SC−４，No.５，Oct：69」などに
詳しい。
第４図は上述した実施例の主要部の動作波形を
示している。以下本発明の動作の概略を説明しよ
う。まず、行選択クロツク１Ｒが入力されると、
内部動作に必要な複数のクロツク、ここでは代表
として示した１２Ｒのクロツクが発生され、外部
からのアドレス信号３ので示した部分の信号を
内部に取り込み、１４Ｒ，１４を出力する。こ
こでのメモリはアドレスマルチ方式であるから、
３には行、列それぞれのアドレス信号が時間帯を
分けて多重化されて入力され、は行選択、，
，，は後で述べる列選択アドレス信号であ
る。ハツチング部は、これらの信号の切換時間帯
を示しており、どのような信号になつてもメモリ
動作には影響しないようになつている。
示している。以下本発明の動作の概略を説明しよ
う。まず、行選択クロツク１Ｒが入力されると、
内部動作に必要な複数のクロツク、ここでは代表
として示した１２Ｒのクロツクが発生され、外部
からのアドレス信号３ので示した部分の信号を
内部に取り込み、１４Ｒ，１４を出力する。こ
こでのメモリはアドレスマルチ方式であるから、
３には行、列それぞれのアドレス信号が時間帯を
分けて多重化されて入力され、は行選択、，
，，は後で述べる列選択アドレス信号であ
る。ハツチング部は、これらの信号の切換時間帯
を示しており、どのような信号になつてもメモリ
動作には影響しないようになつている。
１４Ｒ，１４が出力されると、第１図の５Ｒ
が動作しワード線の１本、たとえばW0が選ばれ
信号を出力される。次いでMCからB0，0に微小
信号が読み出される。１３Ｒが低電位になると、
検知回路６Ｒが動作し、B0，0の微小信号が増
幅される。前に述べたように、この動作を持つ
て、おおむね、行選択動作を完了する訳である。
が動作しワード線の１本、たとえばW0が選ばれ
信号を出力される。次いでMCからB0，0に微小
信号が読み出される。１３Ｒが低電位になると、
検知回路６Ｒが動作し、B0，0の微小信号が増
幅される。前に述べたように、この動作を持つ
て、おおむね、行選択動作を完了する訳である。
一方、列選択クロツク１Ｃが入力されると、前
と同様に、内部動作に必要な複数のクロツク、こ
こでは代表として示した１２Ｃが発生される。こ
れ以降の動作が本発明に係わり、前に述べた行選
択動作とは異なる。
と同様に、内部動作に必要な複数のクロツク、こ
こでは代表として示した１２Ｃが発生される。こ
れ以降の動作が本発明に係わり、前に述べた行選
択動作とは異なる。
すなわち、３の，，，，……，が連
続して入力されると、１４Ｃ，１４Ｃにはこれに
対応して、，，，，……，が連続して
出力される。次いで、５Ｃが動作し、複数の１５
（第１図では１本を代表として示している）のう
ちの１本が選ばれる。すなわち、１４Ｃ，１４
の，，，，……，に対応した１５の
各々の，，，，……，に信号が出され
る。これによつて、B0，0とＩ／Ｏ，が
MOSTQ3，Q4を介して接続され、データが転送
され、この信号は、７Ｃを通して出力８に３のア
ドレス信号に応じた箇所に記憶されたいたデータ
が、，，，，……，として連続的に出
力される。
続して入力されると、１４Ｃ，１４Ｃにはこれに
対応して、，，，，……，が連続して
出力される。次いで、５Ｃが動作し、複数の１５
（第１図では１本を代表として示している）のう
ちの１本が選ばれる。すなわち、１４Ｃ，１４
の，，，，……，に対応した１５の
各々の，，，，……，に信号が出され
る。これによつて、B0，0とＩ／Ｏ，が
MOSTQ3，Q4を介して接続され、データが転送
され、この信号は、７Ｃを通して出力８に３のア
ドレス信号に応じた箇所に記憶されたいたデータ
が、，，，，……，として連続的に出
力される。
以上に読み出し動作であるが、書き込み動作に
ついても同様に、９→１０Ｃ→Ｉ／Ｏ→B0の経
路を通つて、連続的な書き込み動作が行なわれ
る。
ついても同様に、９→１０Ｃ→Ｉ／Ｏ→B0の経
路を通つて、連続的な書き込み動作が行なわれ
る。
従来のページモード動作は１Ｒを入力したまま
で、１ＣをON／Offさせ、これに同期してアド
レスを入力させることによつて行なわれたが、上
述した本発明では、１Ｒ，１Ｃとも入力したまま
で、アドレスのみを順次切換えるいわゆる通常の
スタテイツク型メモリと全て同一の動作をするよ
うになり、前に述べたように、サイクル時間をア
クセス時間とほぼ同程度にすることができ、大幅
な性能改善が可能となる。
で、１ＣをON／Offさせ、これに同期してアド
レスを入力させることによつて行なわれたが、上
述した本発明では、１Ｒ，１Ｃとも入力したまま
で、アドレスのみを順次切換えるいわゆる通常の
スタテイツク型メモリと全て同一の動作をするよ
うになり、前に述べたように、サイクル時間をア
クセス時間とほぼ同程度にすることができ、大幅
な性能改善が可能となる。
第１図に示したメモリセルアレーはビツト線を
折りたたんだ形式のいわゆるFolded Bit Lineの
形式で示してあるが、他の形式のメモリセルアレ
ー、たとえば、検知回路６Ｒをはさんで左右にビ
ツト線が配置される方式などでもそのまま本発明
が適用できることは言うまでもない。また、ここ
では、アドレスが２分割された入力されるアドレ
スマルチ方式について述べたが、さらに分割数の
多い場合にも、本発明の考えはそのまま適用でき
る。
折りたたんだ形式のいわゆるFolded Bit Lineの
形式で示してあるが、他の形式のメモリセルアレ
ー、たとえば、検知回路６Ｒをはさんで左右にビ
ツト線が配置される方式などでもそのまま本発明
が適用できることは言うまでもない。また、ここ
では、アドレスが２分割された入力されるアドレ
スマルチ方式について述べたが、さらに分割数の
多い場合にも、本発明の考えはそのまま適用でき
る。
さて、一般にスタテイツクメモリはダイナミツ
クメモリに比し、消費電力の大きいことが知られ
ている。これは前者はではメモリセル自体が電力
を消費することが主要因となつているが、この他
に周辺回路においても電力消費の大きいことも原
因となつている。これは、スタテイツクメモリで
は、外部から制御クロツクが入力されないため
に、各種の消費電力低減の施策が採れないことに
起因する。これと類似の問題が本発明においても
生じるが、本発明ではスタテイツク動作をする部
分が少ないために上記のような大きい問題とはな
らない。なお、本発明においてさらに消費電力を
低減する方法として以下の如き方法がある。すな
わち、この問題を解決すべく、回路の低消費電力
化に用いる制御クロツクを内部で自動的に発生す
る方法である。以下その実施例を述べる。
クメモリに比し、消費電力の大きいことが知られ
ている。これは前者はではメモリセル自体が電力
を消費することが主要因となつているが、この他
に周辺回路においても電力消費の大きいことも原
因となつている。これは、スタテイツクメモリで
は、外部から制御クロツクが入力されないため
に、各種の消費電力低減の施策が採れないことに
起因する。これと類似の問題が本発明においても
生じるが、本発明ではスタテイツク動作をする部
分が少ないために上記のような大きい問題とはな
らない。なお、本発明においてさらに消費電力を
低減する方法として以下の如き方法がある。すな
わち、この問題を解決すべく、回路の低消費電力
化に用いる制御クロツクを内部で自動的に発生す
る方法である。以下その実施例を述べる。
本発明になるメモリのページモードにおいて
は、入力信号において主に変化するのはアドレス
入力であり、またアドレス入力が変化した時にの
み新たな動作を開始すればよい。したがつて、ア
ドレス入力の変化部を検出してこれを制御クロツ
クとして用いればよい。
は、入力信号において主に変化するのはアドレス
入力であり、またアドレス入力が変化した時にの
み新たな動作を開始すればよい。したがつて、ア
ドレス入力の変化部を検出してこれを制御クロツ
クとして用いればよい。
第５図はこの実施例を示している。アドレス入
力は低電位（“０”）から高電位（“１”）に変化す
る場合と、その逆の場合があるが、同図ではその
いずれも検出する構成となつている。
力は低電位（“０”）から高電位（“１”）に変化す
る場合と、その逆の場合があるが、同図ではその
いずれも検出する構成となつている。
同図で３はアドレス入力、２０１は遅延回路、
２０２は排他的論理和回路、２０３は論理和回路
である。２０１，２０２で構成される回路はアド
レスの入力ピン数に対応して複数個設けられる
が、簡単のため省略してある。動作は同図ｂに示
すとおりである。すなわち、３の入力は２０１に
よつて時間τだけ遅延し、２０４に出力される。
排他的論理和は、入力が異なる場合にのみ信号を
出力するから、２０５には同図に示すように、３
の信号が変化する時に信号が現われる。その時の
パルス幅は、ほぼτと等しくなるが、この値はそ
のメモリの動作速度に応じて適宜定められる。２
０３は、各アドレス入力の変化時に出力信号（２
０５に対応）の論理和を取るもので、したがつて
アドレス入力の１つでも変化すると２０６に信号
が表われるようになる。この出力を制御クロツク
として使用することにより、消費電力の低減を図
ることが可能になり、またこのパルスは他の高速
化のためのタイミングパルスとしても使用でき
る。
２０２は排他的論理和回路、２０３は論理和回路
である。２０１，２０２で構成される回路はアド
レスの入力ピン数に対応して複数個設けられる
が、簡単のため省略してある。動作は同図ｂに示
すとおりである。すなわち、３の入力は２０１に
よつて時間τだけ遅延し、２０４に出力される。
排他的論理和は、入力が異なる場合にのみ信号を
出力するから、２０５には同図に示すように、３
の信号が変化する時に信号が現われる。その時の
パルス幅は、ほぼτと等しくなるが、この値はそ
のメモリの動作速度に応じて適宜定められる。２
０３は、各アドレス入力の変化時に出力信号（２
０５に対応）の論理和を取るもので、したがつて
アドレス入力の１つでも変化すると２０６に信号
が表われるようになる。この出力を制御クロツク
として使用することにより、消費電力の低減を図
ることが可能になり、またこのパルスは他の高速
化のためのタイミングパルスとしても使用でき
る。
第５図ａで使用した、排他的論理和、論理和の
回路は良く知られたもので容易に実現可能であ
り、また遅延回路は、単純な抵抗と容量によつて
構成できるし、その他通常のインバータ回路を多
段接続して構成することも可能である。
回路は良く知られたもので容易に実現可能であ
り、また遅延回路は、単純な抵抗と容量によつて
構成できるし、その他通常のインバータ回路を多
段接続して構成することも可能である。
以上述べた実施例は本発明のみでなく、通常の
スタテイツク型メモリでも使用可能である。
スタテイツク型メモリでも使用可能である。
第１図から第５図は本発明の実施例の説明図で
ある。
ある。
Claims (1)
- １ ダイナミツクメモリセルを有し、第１のアド
レスに応答して行選択をするための第１のダイナ
ミツク回路と、該行選択を行つた状態で入力され
る第２のアドレスに応答して列選択する回路と、
選択された行と列の交点にあるメモリセルを読出
し又はそれに書込む回路とを有し、該第２のアド
レスを切換えてベージモードにて動作させる半導
体メモリにおいて、該列選択回路および読出し又
は書込みのための回路をスタチツク回路にて構成
したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125186A JPS5829195A (ja) | 1981-08-12 | 1981-08-12 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125186A JPS5829195A (ja) | 1981-08-12 | 1981-08-12 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829195A JPS5829195A (ja) | 1983-02-21 |
| JPH0213394B2 true JPH0213394B2 (ja) | 1990-04-04 |
Family
ID=14904031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125186A Granted JPS5829195A (ja) | 1981-08-12 | 1981-08-12 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829195A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160890A (ja) * | 1983-03-01 | 1984-09-11 | Nec Corp | メモリ回路 |
| JPS60246091A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | アドレスバツフア回路 |
| KR100482766B1 (ko) * | 2002-07-16 | 2005-04-14 | 주식회사 하이닉스반도체 | 메모리 소자의 컬럼 선택 제어 신호 발생 회로 |
| KR101455253B1 (ko) | 2007-11-15 | 2014-10-28 | 삼성전자주식회사 | 메모리 컨트롤러 |
-
1981
- 1981-08-12 JP JP56125186A patent/JPS5829195A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829195A (ja) | 1983-02-21 |
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