JPH0213182A - チャンネルサーチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、放送局からの信号もしくはビデオデツキ等か
らの外部信号を順に選択し、表示装置の一画面上に同時
に縮小して表示するチャンネルサーチ回路に関する。

（従来の技術） 一般にテレビジョン受信機は、映像を電気信号に変換す
るテレビジョンカメラからの映像信号を遠隔地でほぼ同
時に再現することができる装置である。

そしてこのようなテレビジョン受信機では、テレビジョ
ンカメラからの映像信号を電気的に左から右に走査する
ことを上から下へ順々に繰返すことによって一次元の電
気信号に変えている。この左から右への走査が１枚の画
像で何回繰返されるかで再現される画像の精密度が決ま
り、その回数が走査線と呼ばれている。

ところで、このようなテレビジョン受信機においては、
画像用大容量メモリ（フィールドメモリ）を用だ特殊機
能の一つとして、例えばチャンネルサーチ回路が考えら
れている。

すなわち、このようなチャンネルサーチ回路は、第６図
に示すように、放送中の複数の番組を小画面ａ〜ｐへ一
度に表示するものである。

この結果、視聴者はそのとき放送されている番組を比較
することかできる。

第７図は、このようなチャンネルサーチ回路を示すもの
である。

同図に示すように、チャンネルサーチ回路には、コント
ロール用マ・ｒクロプロセッサ１が備えられている。コ
ントロール用マイクロプロセッサ１には、放送局から送
信されたＲＰ倍信号検波するＶ　ｌ（ｌ’・ＵＩＩＦチ
ューナ２が接続されている。ＶＩＩＰ−ＵＩＩＰチュー
ナ２には、このＶＨＦ−ＵＩＩＰチューナ２によって検
波された信号を複合するデコーダ３が接続されている。

デコーダ３には、このデコーダ３からの信号をディジタ
ル信号に変換するＡ／Ｄコンバータ４，５．６が接続さ
れている。各Ａ／Ｄコンバータ４，５．６には、フィー
ルドメモリ（ＦＭ）　７　。

８．９が接続されている。各フィールドメモリ７゜８．
９には、コントロール用マイクロプロセッサ１により制
御され同期分離回路１０および読出し同期発生回路１１
からの信号に基づいてアドレス・メモリコントロール信
号を発生するアドレス・メモリコントロール信号発生回
路１２が接続されている。

また各フィールドメモリ７．８．９には、これらフィー
ルドメモリ７．８．９からの信号をアナログ信号に変換
するＤ／Ａコンバータ１３，１４゜１５が接続されてい
る。各Ｄ／Ａコンバータ１３゜１４．１５には、映像信
号を出力する映像信号出力回路１６が接続されている。

このような構成のチャンネルサーチ回路では、まず放送
局から送信されたＲＦ倍信号Ｖｌ！Ｐ−ＵＩＩＰチュー
ナ２か検波する。検波された１？１コ信号はビデオコン
ポジット信号とされてデコーダ３に送られる。

次いで、そのビデオコンポジット信号は、デコーダ３に
より、例えば輝度信号Ｙと色差信号Ｂ−Ｙ　。

Ｒ−Ｙとにデコーダされた後、Ａ／Ｄコンバータ４゜５
．６によりディジタル信号に変換されてフィールドメモ
リ７．８．９に書込まれる。

このとき、各フィールドメモリ７．８．９での書込みは
、コントロール用マイクロプロセッサ１およびアドレス
・メモリコントロール信号発生回路１２によって制御さ
れる。すなわち、コントロル用マイクロプロセッサ１か
らのチャンネルアップ信号（Ｃｕｔ）によって次々に切
換えられていくチューナ２からの信号を順々にフィール
ドメモリー７．８．９へ書込んでいく。

フィールドメモリー７．８．９からの読出しは、読出し
同期発生回路１１より発生した同期信号に基づき、アド
レス・メモリコントロール信号発生回路１２からの読出
しアドレスに従って行われる。

この後、各フィールドメモリー７．８．９に書込まれた
輝度信号Ｙと色差信号Ｂ−Ｙ　、　Ｒ−Ｙとは、それぞ
れＤ／Ａコンバータ１３，１４．１５によりアナログ変
換されて映像信号出力回路１６に送られる。

（発明が解決しようとする課題） ところで、上述した従来のチャンネルサーチ回路では、
放送局から送信されたＲＰ倍信号ＶＩＩＰ・ＵＩＩＰチ
ューナ２で検波した後、■表示画面上に表示することを
目的としている。このため、近年、利用頻度が増してき
たビデオデツキ、ビデオディスクプレーヤ、ＢＳチュー
ナ、ホームコンピュータ、文字放送チューナ、ＣＡＴＶ
、キャプテンシステム等の外部信号源、もしくは内臓し
たテレビジョン受信機の内部信号源の信号を１表示画面
上に同時に表示することができない。

本発明は、このような事情により成されたもので、放送
局からの信号源を含む複数の信号源から１つの信号源を
順に選択して、１表示画面上を１夏数に分割した小画面
に同時に表示することができるチャンネルサーチ回路を
提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明のチャンネルサーチ回路は、上記目的を達成する
ために、放送局からの信号源を含む複数の信号源から１
つの信号源を順に選択する信号源選択手段と、この選択
手段によって順に選択された各信号源からの信号を少な
くとも１フィールド毎に格納する格納手段と、この格納
手段への各信号の格納およびこの格納手段からの各信号
の取出しの際に、１表示画面上を複数に分割した小画面
に対応するアドレスを発生するアドレス発生手段と、こ
のアドレス発生手段のアドレス発生動作および信号源選
択手段の選択動作を制御する制御手段とを備えたもので
ある。

（作　用） 本発明のチャンネルサーチ回路では、制御手段が放送局
からの信号源を含む複数の信号源から１つの信号源を順
に選択する信号源選択手段の選択動作、この選択手段に
よって順に選択された各信号源からの信号を少なくとも
　１フィールド毎に格納する格納手段の格納動作および
この格納手段への各信号の格納やこの格納手段からの各
信号の取出しの際に、１表示画面上を複数に分割した小
画面に対応するアドレスを発生するアドレス発生手段の
アドレス発生動作を制御することができる。

（実施例） 以下、本発明の実施例の詳細を図面に基づいて説明する
。

第１図は、本発明の一実施例を示すチャンネルサーチ回
路である。

なお、チャンネルサーチ回路によって得られた映像信号
は、各チャンネル毎に１表示画面上の小画面であるａ−
ｐの１６個に分割されて映されるものとする。すなわち
第６図に示したように、Ｖ！Ｉｔ’・ＵＩＩＰチューナ
からの信号を小画面ａ　−ｎに、内部信号源からの信号
を小画面０に、外部信号源からの信号を小画面ｐにそれ
ぞれ表示すものとする。

同図に示すように、チャンネルサーチ回路には、コント
ロール用マイクロプロセッサ２０が備えられている。コ
ントロール用マイクロプロセッサ２０には、このコント
ロール用マイクロプロセッサ２０からのホームポジショ
ン信号（ＩＩＰ）またはチャンネルアップ信号（Ｃ０）
に基づいて、放送局から送信されたＲ　ｌ’倍信号検波
する　ＶＩＩＰ−ＵＩＩＰチューナ２１が接続されてい
る。

Ｖｌｌｌ’　−ＵＩＩＦチ！−１−２１１：１ｍハ、コ
ントロール用マイクロプロセッサ２０からの（ＨＰ）信
号または選択切換信号（ＳＣ）に基づいて、ＶＩＰ−Ｕ
ＨＦチューナ２１、内部信号源２２および外部信号源２
３からの信号を選択する映像信号選択回路２４が接続さ
れている。

映像信号選択回路２４には、映像信号選択回路２４によ
って選択された信号を複合するデコーダ２５および同期
分離回路３２が接続されている。

デコーダ２５には、このデコーダ２５からの信号をディ
ジタル信号に変換するＡ／Ｄコンバータ２６．２７．２
８か接続されている。各Ａ／Ｄコンバータ２６，２７．
２８には、フィールドメモリ（ＰＭ）２９，３０．３１
が接続されている。

各フィールドメモリ２９．３０．３１には、コントロー
ル用マイクロプロセッサ２０からの（ＩＩＰ）信号、ア
ドレス発生開始信号（ＷＳ）、アドレス発生許可信号（
ＷＥ）および同期分離回路３２からの信号または読出し
同期発生回路３３からの読出し同期信号（Ｒ８）に基づ
いて書込みアドレス信号（ＡＤ）または読出しアドレス
信号（ＹＤ）を発生するアドレス・メモリコントロール
信号発生回路３４が接続されている。

また各フィールドメモリ２９．３０．３１には、これら
フィールドメモリ２９，３０．３１からの信号をアナロ
グ信号に変換するＤ／Ａコンバータ３５．３６．３７が
接続されている。各Ｄ／Ａコンバータ３５，３６．３７
には、映像信号を出力する映像信号出力回路３８が接続
されている。

なお、図中（ＣＩＥ）はフィールドメモリ２９．　３０
゜３１に、第６図の小画面ａに相当する（ＡＤ）信号が
出力された後、アドレス・メモリコントロール信号発生
回路３４がコントロール用マイ°クロプロセッサ２０へ
出力する信号源切換許可信号である。

また（ＣＦ）はフィールドメモリ（ＦＭ）２９　、　３
０３１に、第６図の小画面ａ　−ｎまでに相当するフィ
ールドメモリ２９，３０．３１への書込みが終了した際
に、ＶＩＩＰ−ＵＩＩＦチューナ２１がコントロール用
マイクロプロセッサ２０へ出力するチャンネル切換終了
信号である。

次に、このような構成のチャンネルサーチ回路の動作を
第２図および第３図を用いて説明する。

まず、通常モードではチャンネルサーチモードｃ−０と
されている（ステップ１）。

次に、（ステップ２）において、チャンネルサーチモー
ドキー（図示省略）の入力の白゛無がコントロール用マ
イクロプロセッサ２０によって判断される。そしてチャ
ンネルサーチモードキーの入力がＨっだ場合には、（ス
テップ３）においてチャンネルサーチモードＣが判断さ
れる。

このとき、チャンネルサーチモードｃ−０とされている
ため、（ステップ４）においてチャンネルサーチモード
ｃ−１とされる。次いで、（ステップ５）においてコン
トロール用マイクロプロセッサ２０から映１粂信号選択
回路２４へ出力される切換え信号（ＳＣ）の発生回数ｓ
−［１とされる。

この後、コントロール用マイクロプロセッサ２０は、Ｖ
ＩＩＰ　−０１１１−’チューナ２１、映像信号選択回
路２４およびアドレス・メモリコントロール信号発生回
路３４へ（ＨＰ）信号（第３図ＨＰのａ）を出力する（
ステップ６）。

そして＜　ＩＩ　Ｐ　）信号を受けたＶＩＰ−ＵＩＩＰ
チューナ２１は、第５図の小画面ａに表示するためのチ
ャンネルを選択すると、この選択された信号はビデオコ
ンポジット信号とされて映像信号選択回路２４に送られ
る。

このとき、同時に内部信号源２２および外部信号源２３
からの信号が映像信号選択回路２４に送られているが、
ここではまず映像信号選択回路２４によってＶＩＩ［’
　−Ｕｌｌ！’チューナ２１からの信号のみか選択され
るように設定されている。この後、選択されたビデオコ
ンポジット信号はデコーダ２５および同期分離回路３２
に送られる。

次に、（ステップ７）において、コントロール用マイク
ロプロセッサ２０は、ＶＩＩＰ−０１１１’　（−ユナ
２１からの（ＣＦ）信号（第３図ＣＦのａ）の有無を判
断する。

但し、この（ＣＦ）信号は、第６図の小画面ａ　−ｎま
てに相当する信号の書込みが終了した際に発生する信号
であるため、現時点ではその信号が発生されない。

次いで、（ステップ８）および（ステップ９）において
、（ＳＣ）信号（第３図ＳＣのａまたはｂ）め発生同数
が判断される。但し、この時点ではｓ−０とされている
。

この後、（ステップ１０）において、コントロール用マ
イクロプロセッサ２０は、ＶＩＩＰ・旧（Ｆチューナ２
１が選局を終えるまでアドレス・メモリコントロール信
号発生回路３４への（ＷＳ）信号の発生を待期している
。

ここで、コントロール用マイクロプロセッサ２０は一定
時間待期した後、（ＷＳ）信号（第３図ＷＳのａ）を出
力するが、この待期時間は（ＩＩＰ）信号および（ＷＳ
）信号の待期時間に合わせである。これはＶ１１１’−
Ｕｌｌｌ’チューナ２１からのビデオコンポジット信号
と内部信号源２３からのビデオコンポジット信号が画面
に表示される時間をＶＩＩＰ　−ＵＩＩＰチューナ２１
のチャンネル切換えタイミングに同期させることにより
、不自然な感じを与えないようにするためである。

この後、デコーダ２５に送られたビデオコンポジット信
号は、例えば輝度信号Ｙと色差信号Ｂ−Ｙ　。

Ｒ−Ｙとにデコードされた後、Ａ／Ｄコンバータ２６゜
２７．２８によってディジタル信号に変換される。

次いで、（ステップ１１）において、アドレス・メモリ
コントロール信号発生回路３４は、各フィールドメモリ
２９，３０．３１へ（ＡＤ）信号を出力すると、ディジ
タル信号に変換されたビデオコンポジット信号は、フィ
ールドメモリ２９．３０３１に書込まれる。

このとき、例えば各フィールドメモリ２９゜３０．３１
にメモリマツプタイプのものを用い、水・Ｉ孔方向を１
０２４サンプル、垂直方向を２５６サンプルに分けて制
御したとすると、小画面ａに相当するアドレスＡは、第
４図に示すように、水平方向が０〜２５５、垂直方向が
０〜６３となる。

この後、各フィールドメモリ２９，３０．３１への書込
みが終了すると、（ステップ１２）において、アドレス
・メモリコントロール信号発生回路３４は、コントロー
ル用マイクロプロセッサ２０へ（ＣＥ）信号（第３図Ｃ
Ｂのａ）出力する。

（ＣＩＥ）信号を受けたコントロール用マイクロブロセ
ッサ２０は、ＶｌｌＦ・ＵｌｌＦｌｌ−ナ２１へ第６図
の小山面すに表示するチャンネルを選択させるための（
Ｃ１，Ｉ）信号（第３図Ｃ１Ｊのａ）を出力する（ステ
ップ１′３）。

この後、（ステップ２）に戻り、再びチャンネルサーチ
モードキーの人力の有無がコントロール用マイクロプロ
セッサ２（〕によって判断される。

この時点では、チャンネルサーチモードキー人力か無い
ため、（ステップ１４）においてチャンネルサーチモー
ドＣが判断される。

このとき、Ｖ　ＩＩ　Ｐ・Ｕ　ＩＩ　Ｆチューナ２１の
チャンネルサーチモードかｃ−１のままであるため、ラ
インａに移る。

ここまでが、第６図の小画面ａに放送局からのＭＦ倍信
号表示する場合の手順である。

このような手順により、フィールドメモリ２９３Ｃ１，
３１に第６図の小画面ａ　−ｎに相当する映像信号の書
込みが終了すると、ＶＩＩＰ−ＵＩＩＦチュナ２１はコ
ントロール用マイクロプロセッサ２０へ（ＣＦ）信号（
第３図ＣＦのａ）を出力する。

この後、（ステップ７）において（ＣＩ’）信号の有無
が判断される。このとき、コントロール用マイクロプロ
セッサ２０は、映像信号選択回路２４・＼（ＳＯ）信号
（第３図ＳＣのａ）を出力する（ステップ１５）。

次いで（ステップ１６）において＜ＳＣ＞信号の発生回
数ｓ−１とされると、映像信号選択回路２４は内部信号
源２３からの信号を選択する。

次に、コントロール用マイクロプロセッサ２０は、アド
レス・メモリコントロール信号発生回路３４へ（ＷＳ）
信号を出力する（ステップ１７）。次いで、（ＷＳ）信
号を受けたアドレス・メモリコントロール信号発生回路
３４は、各フィールドメモリ２Ｑ、３０．３１へ（ＡＤ
）信号を出力する。

ここで、（ＡＤ）信号によるエリアアドレスをＹとする
と、Ｙは第６図の小画面０に表示するためのアドレスを
指定する。そして八／１）コンバータ２６２７．２８に
よりディジタル信号に変換された内部信号源２３からの
ビデオコンポジット信号は、フィールドメモリ２９，３
０．３１に書込まれる。

この後、（ステップ２）、（ステップ１４）。

（ステップ７）を経て（ステップ８）に移り、この（ス
テップ８）において（ＳＣ）信号の発生回数が判断され
る。

この時点ては、（ＳＣ）信号の発生回数ｓ＝１とされて
いるため、（ステップ１５）に移る。このとき、コント
ロール用マイクロプロセッサ２０は、映像信号選択回路
２４へ（ＳＣ）信号（第３図ＳＣのｂ）を出力する。次
いで（ステップ１６）において（ＳＯ）（５号の発生回
数ｓ−２とされる。そして映像信号選択回路２４は外部
信号源２４からの信号を選択する。

この後、コントロール用マイクロプロセッサ２０は、ア
ドレス・メモリコントロール信号発生回路３４へ（ＷＳ
）信号を出力する（ステップ１７）。

次いで、（ＷＳ）信号を受けたアドレス・メモリコント
ロール信号発生回路３４は、各フィールドメモリ２９，
３０．３１へ（ＡＤ）信号を出力する。

ここで、（ＡＤ）信号でのエリアアドレスをＹとすると
、Ｙは第６図の小画面ｐに相当するアドレスを指定する
。そしてＡ／Ｄコンバータ２６，２７゜２８によりディ
ジタル信号に変換された外部信号源２４からのビデオコ
ンポジット信号は、フィールドメモリ２９，３０．３１
に書込まれる。

この後、（ステップ２）、（ステップ１４）。

（ステップ７）、（ステップ８）を経て（ステップ９）
に移り、この（ステップ９）において（ＳＣ）信号の発
生回数Ｓか判断される。

この時点では、（ＳＣ）信号の発生回数ｓ−２であるた
め、（ステップ１９）において（ＳＣ）信号の発生回数
ｓ−０とされる。

この後、コントロール用マイクロプロセッサ２０　ハ、
ＶｌｌＦ−ＵＩＩＦチューナ２１、映像信号選択回路２
４およびアドレス・メモリコントロール信号発生回路３
４へ（肝）信号（第３図１１Ｐのｂ）を出力する（ステ
ップ２０）。

そして再び、各フィールドメモリ２９．３０゜３１に第
６図の小画面ａ　−ｐに相当する映像信号の書込みが行
われる。

一方、各フィールドメモリ２９，３０．３１からの読出
しは、読出し同期発生回路３３からの（）ｌｓ）信号に
よって行われる。すなわち、アドレス・メモリコントロ
ール信号発生回路３４は、読出し同期発生回路３３から
の（１？ｓ）（、Ｉｉ号を受けた後、（ＷＥ）信号を出
力する。

ここで、（ＷＥ）１．、ｉ号、（ＩＩＰ）信号および（
ＣＵ）信号との時間差は、■肝・ＵＩＩＰチューナ２１
の性能によっても左右されるが、実験的には最低でも垂
直開明周波数「Ｕの１．５倍（約２５ｍ５ｅｃ）は必要
である。

アドレス・メモリコントロール信号発生回路３４からの
（ＹＤ）信号に従って各フィールドメモリ２９．３０．
３１から読出された信号は、各Ｄ／Ａコンバータ３５．
３６．３７でアナログ信号にデコードされた後、映像信
号出力回路３８へ出力される。

このように、この実施例では、コントロール用マイクロ
プロセッサ２０が選択切換信号（ＳＣ）によって、映像
信号選択回路２４の選択動作を制御することができるの
で、内部信号源２２および外部信号源２３並びに放送局
から送信されたＲＦ倍信号らの信号を小画面ａ　−ｐに
同時に表示すことができる。

第５図は、第１図のチャンネルサーチ回路の構成を変え
た他の実施例を示すものである。

なお、第１図のチャンネルサーチ回路と共通する部分に
は同一符号を付し重複する説明を省略するものとする。

同図に示すように、チャンネルサーチ回路には、チャン
ネルアップ信号（ＣＵ）をカウントする機能をＨするコ
ントロール用マイクロプロセッサ２０ａが６１１えられ
ている。コントロール用マイクロプロセッサ２０ｇには
、Ｖ肛・Ｕ肛チューナ２１が接続されている。

ＶＩＩＰ　−ＵＩＩＦチューナ２１には、ＶＩＩＰ−Ｕ
ＩＩＰチューナ２１、内部信号源２２および外部信号源
２３からの信号を選択する映像信号選択回路２４が接続
されている。

映像信号選択回路２４には、デコーダ２５および同期分
離回路３２が接続されている。

デコーダ２５には、Ａ／Ｄコンバータ２６，２７．２８
が接続されている。各Ａ／Ｄコンバータ２６゜２７．２
８には、フィールドメモリ（ＰＭ）２９゜３０．３１が
接続されている。各フィールドメモリ２９，３０．３１
には、アドレス・メモリコントロール信号発生回路３４
が接続されている。

また各フィールドメモリ２９，３０．３１には、Ｄ／Ａ
コンバータ３５，３６．３７が接続されている。各Ｄ／
Ａコンバータ３５．３６．３７には、映像信号出力回路
３８が接続されている。

このような構成のチャンネルサーチでは、チャンネルサ
ーチモードになると、第１図のチャンネルサーチ回路と
同様にコントロール用マイクロプロセッサ２０ａからの
（ＨＰ）信号により　ＶＩＡ’　−ＬＩＩＩＰチューナ
２１が第６図のａに表示するチャンネルを選択する。ま
た映像信号選択回路２４も同様にＶＩＩＰ−ＵＨＰチュ
ーナ２１からの信号を選択し、さらにアドレス・メモリ
コントロール信号発生回路３４も同様に第６図のａに相
当する書込みアドレス信号（ＡＤ）を発生する。

さらに、ＶＩＩＰ　−ＵＩＩＦチューナ２１のチャンネ
ルの切換も同様に（ＣＵ）信号によって行われる。

ここで、コントロール用マイクロプロセッサ２０ａは、
（ＩＩＰ）信号を発生した後、（ＣＩ）信号の発生回数
をカウントし、あらかじめ定められているＶＩＩＰ　−
ＵＩＩＰチューナ２］によるチャンネル数（第６図のａ
　−ｎまでの１４）をカウントする。次いで、コントロ
ール用マイクロプロセッサ２０ａは、（ｅｌｌ）信号の
発生を中断した後、（ＳＣ）信号を発生する。この後、
映（源信号選択回路２４は（ＳＣ）信号に基づいて切換
え動作を行う。

この後、第６図の小画面ａ％ｐに相当する映１象信号の
書込みが終了すると、各フィールドメモリ２９．３０．
３１からの読出しは、読出し同期発生回路３３からの（
Ｒ３）信号によって行われる。そして、アドレスやメモ
リコントロール信号発生回路３４からの（ｙｏ）信号に
従って、各フィールドメモリ２つ、３０．３１から読出
された信号は、各Ｄ／Ａコンバータ３５．３６．３７で
アナログ信号にデコードされた後、映像信号出力回路３
８へ出力される。

このように、この実施例では、コントロール用マイクロ
プロセッサ２０ａが（ＩＩＰ）信号を発生した後、（Ｃ
０）信号の発生回数をカウント］７、あらかじめ定めら
れているＶｌｌｌ’−ＵＩＩＦチューナ２１によるチャ
ンネル数（第６図のａ〜ｎまでの１４）をカウントする
。次いで、コントロール用マイクロプロセッサ２０ａが
（ＣＩ）信号の発生を中断した後、（ＳＣ）信号を発生
する。この後、映像信号選択回路２４が（ＳＣ）信号に
ｂ（づいて切換え動作を行う。

この結果、内部信号源２２および外部信号源２３並びに
放送局から送信されたＩ？　ｌ”信号からの信号を小画
面ａ　−ｐに同時に表示すことができる。

「発明の効果］ 以」二説明したように、本発明のチャンネルサーチ回路
によれば、制御手段が信号源選択手段の選択動作、格納
手段の格納動作、およびアドレス発生手段のアドレス発
生動作を制御するので、放送局からの信号源を含む複数
の信号源から　１つの信号源を順に選択して、１表示画
面上を複数に分割した小画面に同時に表示することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すチャンネルサーチ回路
のブロック図、第２図は第１図のチャンネルサーチ回路
の動作を示すフローチャート、第３図は第１図のチャン
ネルサーチ回路による信号のタイミングチャート、第４
図は第１図のフィールドメモリを示すメモリマツプ、第
５図は第１図のチャンネルサーチ回路の１１１４成を変
えた他の実施例を示すチャンネルサーチ回路のブロック
図、第６図は従来のチャンネルサーチ回路におけるチャ
ンネルサーチモード時の表示画面を示す図、第７図は従
来のチャンネルサーチ回路を示すブロック図である。 ２０・・・コントロール用マイクロプロセッサ、２１・
・・Ｖ肛・ＩＪＩＩＦチューナ、２２・・・内部信号源
、２３・・・外部信号源、２４・・・映像信号選択回路
、２５・・・デコーダ、２６，２７．２３・・・Ａ／Ｄ
コンバータ、２９．３０．３１・・・フィールドメモリ
、３２・・・同期分離回路、３３・・・読出し同期発生
回路、３４・・・アドレス・メモリコントロール信号発
生回路、 ３５゜ ３６゜ ７・・・Ｄ／Ａ コ ンバータ、 ８・・・ 映像信号出力回路。

Claims (1)

【特許請求の範囲】
1. （１）放送局からの信号源を含む複数の信号源から１つ
   の信号源を順に選択する信号源選択手段と、この選択手
   段によって順に選択された各信号源からの信号を少なく
   とも１フィールド毎に格納する格納手段と、この格納手
   段への前記各信号の格納およびこの格納手段からの前記
   各信号の取出しの際に、１表示画面上を複数に分割した
   小画面に対応するアドレスを発生するアドレス発生手段
   と、このアドレス発生手段のアドレス発生動作および前
   記信号源選択手段の選択動作を制御する制御手段とを備
   えたことを特徴とするチャンネルサーチ回路。