JPH02118801A - 順序選択優先の任意／順序選択回路 - Google Patents
順序選択優先の任意／順序選択回路Info
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- JPH02118801A JPH02118801A JP1168280A JP16828089A JPH02118801A JP H02118801 A JPH02118801 A JP H02118801A JP 1168280 A JP1168280 A JP 1168280A JP 16828089 A JP16828089 A JP 16828089A JP H02118801 A JPH02118801 A JP H02118801A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15033—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of bistable devices
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- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Multi-Process Working Machines And Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、工場自動化機器（ＦＡ）においてプロセスを
制御するメモリソフトウェア分野に関するものである。
制御するメモリソフトウェア分野に関するものである。
（従来の技術）
従来の任意選択回路を、第１図に図示する。この任意選
択回路では、電源ＶＤＤが切り替えスイ・ソチ３１〜Ｓ
ｎの一つの切り替え端子に、電源Ｖｓｓが切り替えスイ
ッチ８１〜Ｓｏの他の切り替え端子にそれぞれ接続され
、スイッチＳ ｌ−Ｓ。の共通端子が二進解読器１の入
力端■１〜Ｉ、に接続されている。使用者がスイッチ３
１〜Ｓ、、中、選択的に電源Ｖ、。又は電源Ｖｓｓに接
続させると、二進解読器１の入力端にはハイレベル（＝
Ｖｏｏ）又はローレベル（Ｖｓｓ）が印加され、二進解
読器１はそれによる出力をすることによって任意の選択
をすることになる。
択回路では、電源ＶＤＤが切り替えスイ・ソチ３１〜Ｓ
ｎの一つの切り替え端子に、電源Ｖｓｓが切り替えスイ
ッチ８１〜Ｓｏの他の切り替え端子にそれぞれ接続され
、スイッチＳ ｌ−Ｓ。の共通端子が二進解読器１の入
力端■１〜Ｉ、に接続されている。使用者がスイッチ３
１〜Ｓ、、中、選択的に電源Ｖ、。又は電源Ｖｓｓに接
続させると、二進解読器１の入力端にはハイレベル（＝
Ｖｏｏ）又はローレベル（Ｖｓｓ）が印加され、二進解
読器１はそれによる出力をすることによって任意の選択
をすることになる。
第２図は従来の順序選択回路を示す。この順序選択回路
では、フリップフロップＦ１〜Ｆ０の出力端子が次のフ
リップフロップのクロ・ツク端子に接続されていて、ま
たフリップフロップの出力端子は二進解読器１の各入力
端子に接続されている。
では、フリップフロップＦ１〜Ｆ０の出力端子が次のフ
リップフロップのクロ・ツク端子に接続されていて、ま
たフリップフロップの出力端子は二進解読器１の各入力
端子に接続されている。
クロックパルスが順次的に入力されれば、出力は０００
・・・０００．０００・・・ｏｏｉ、ｏｏｏ・・・０１
０の順序で二進解読器へ入力され、二進解読器の出力が
順次的に現われるので順序選択回路となる。
・・・０００．０００・・・ｏｏｉ、ｏｏｏ・・・０１
０の順序で二進解読器へ入力され、二進解読器の出力が
順次的に現われるので順序選択回路となる。
又、第３図は、上記の第１図の任意選択回路と第２図の
順序選択回路の機能を兼ねた従来の回路である。フリッ
プフロップＦ１にはクロックパルスが印加され、反転出
力Ｑ１及びインバータ■１の出力端子はＮＡＮＤゲート
Ｎ１の入力端子に接続される。
順序選択回路の機能を兼ねた従来の回路である。フリッ
プフロップＦ１にはクロックパルスが印加され、反転出
力Ｑ１及びインバータ■１の出力端子はＮＡＮＤゲート
Ｎ１の入力端子に接続される。
ＮＡＮＤゲートＮｌの出力端子は、フリップフロップＦ
２とインバータＩ２をそれぞれ経てＮＡＮＤゲートＮ２
の入力端子に接続されている。ＮＡＮＤゲートＮ２の出
力端子は、フリップフロップＦ、とインバータＩ３を経
てＮＡＮＤゲートＮ＋の入力端子に接続されている。こ
のようにすることによって、フリップフロップＦ１〜Ｆ
、とインバータ１．〜ｌ５−１、及びＮＡＮＤゲートＮ
１〜Ｎ＋＋−１で同期式二進計数器３を構成している。
２とインバータＩ２をそれぞれ経てＮＡＮＤゲートＮ２
の入力端子に接続されている。ＮＡＮＤゲートＮ２の出
力端子は、フリップフロップＦ、とインバータＩ３を経
てＮＡＮＤゲートＮ＋の入力端子に接続されている。こ
のようにすることによって、フリップフロップＦ１〜Ｆ
、とインバータ１．〜ｌ５−１、及びＮＡＮＤゲートＮ
１〜Ｎ＋＋−１で同期式二進計数器３を構成している。
同期式二進計数器３の各フリップフロップＦ１〜Ｆ。
の出力端子Ｑ１〜Ｑ。は二進解読器ｌの各入力端子及び
スイッチＳ、〜Ｓｎの共通端子にそれぞれ接続され、ス
イッチ８１〜Ｓ、、の一方の切り替え端子は電源ｖＤＤ
に、他方の切り替え端子は電源Ｖｓｓにそれぞれ接続さ
れて構成されている。上記フリップフロップＦ＋は第４
図に図示されるように、主フリップフロップ４、従フリ
ップフロップ５及びインバータＩイによって構成されて
いる。
スイッチＳ、〜Ｓｎの共通端子にそれぞれ接続され、ス
イッチ８１〜Ｓ、、の一方の切り替え端子は電源ｖＤＤ
に、他方の切り替え端子は電源Ｖｓｓにそれぞれ接続さ
れて構成されている。上記フリップフロップＦ＋は第４
図に図示されるように、主フリップフロップ４、従フリ
ップフロップ５及びインバータＩイによって構成されて
いる。
前記のような構成で、任意選択の時にはスイッチ３１〜
Ｓｏの動作によって二進解読器１に入力が加えられて動
作し、順序選択の時にはスイッチ３１〜Ｓｏはローレベ
ル（＝ Ｖ ＳＳ）の状態になりフリップフロップＦ１
〜Ｆ。がすべてプリセットされた後、クロックパルスに
より同期式二進計数器３で二進カウントをして二進解読
器ｌへ入力されると二進解読器１は順次的に出力をする
ようになる。
Ｓｏの動作によって二進解読器１に入力が加えられて動
作し、順序選択の時にはスイッチ３１〜Ｓｏはローレベ
ル（＝ Ｖ ＳＳ）の状態になりフリップフロップＦ１
〜Ｆ。がすべてプリセットされた後、クロックパルスに
より同期式二進計数器３で二進カウントをして二進解読
器ｌへ入力されると二進解読器１は順次的に出力をする
ようになる。
（発明が解決しようとする課題）
従来の任意選択回路又は順序選択回路は生産者の設計に
より生産されて使用者に供給されるので使用者にはその
使用に際し不便な点が多かった。
より生産されて使用者に供給されるので使用者にはその
使用に際し不便な点が多かった。
すなわち、任意選択と順序選択を兼ねた回路は、順序選
択を再施行するためにはフリップフロップを更にプリセ
ットさせなければならないし、任意選択以前に行なった
順序選択を再施行することができない問題点があった。
択を再施行するためにはフリップフロップを更にプリセ
ットさせなければならないし、任意選択以前に行なった
順序選択を再施行することができない問題点があった。
（問題を解決するための手段及び作用）本発明は任意選
択後、以前に行なった順序選択を継続するようにしたも
のである添付図面を参考にその構成を説明する。
択後、以前に行なった順序選択を継続するようにしたも
のである添付図面を参考にその構成を説明する。
第５図は本発明の構成を示した回路である。電源Ｖ Ｄ
Ｄは切り替えスイッチＳｎ＋ｌの一方の切り替え端子に
連結され、この切り替えスイッチＳ。＋の共通端子はイ
ンバータ■。１の入力端子及びトランスミッションゲー
トＴ１、Ｔｓ、ＴいＴい・・・・・・Ｔｋ＋２の制御端
に連結され、クロックパルスはトランスミッションゲー
トＴ１を通じてフリップフロップＦ、のクロック端子Ｃ
Ｋ、に印加され、同時にＯＲゲート０１の入力端に連結
され、スイッチＳ６１．の共通端子と電源■８．とかＡ
ＮＤゲートＡ。
Ｄは切り替えスイッチＳｎ＋ｌの一方の切り替え端子に
連結され、この切り替えスイッチＳ。＋の共通端子はイ
ンバータ■。１の入力端子及びトランスミッションゲー
トＴ１、Ｔｓ、ＴいＴい・・・・・・Ｔｋ＋２の制御端
に連結され、クロックパルスはトランスミッションゲー
トＴ１を通じてフリップフロップＦ、のクロック端子Ｃ
Ｋ、に印加され、同時にＯＲゲート０１の入力端に連結
され、スイッチＳ６１．の共通端子と電源■８．とかＡ
ＮＤゲートＡ。
の入力端子が連結されたＡＮＤゲートＡＩの出力はイン
バータＩｎ ＋２印加されている。インバータ■７＋２
の出力により制御されるトランスミッションゲートＴ２
を通じて、電源ＶＤＤが上記のフリップフロップＦ１の
クロック端３に連結されている。フリップフロップＦ１
の出力端子Ｑ１は、スイッチＳ。ヤとインバータＩｎ＋
ｌの出力により制御されるトランスミッションＴ３に連
結され、そしてトランスミッションＴ３の出力は二進解
読器１とＯＲゲート０の入力端子に連結されている。Ｏ
Ｒゲート０．の出力端子はスイッチＳイや、とインバー
タＩ。＋１の制御を受けるトランスミッションゲートＴ
、とＯＲゲート０２の入力端子に接続されている。一方
の切り替え端子が電源Ｖ ＤＤに、他方切り替え端子が
電源Ｖ ＳＳに接続されたスイッチ３１〜Ｓ。の共通端
子はＯＲゲートＯｌ 、Ｏｆ 、・・・・・・０．＋１
の入力端を経て二進解読器１の入力端にそれぞれ連結さ
れている。この時フリップ フロップは、第４図に図示されたように、Ｔ形主従フリ
ップフロップで構成されている。
バータＩｎ ＋２印加されている。インバータ■７＋２
の出力により制御されるトランスミッションゲートＴ２
を通じて、電源ＶＤＤが上記のフリップフロップＦ１の
クロック端３に連結されている。フリップフロップＦ１
の出力端子Ｑ１は、スイッチＳ。ヤとインバータＩｎ＋
ｌの出力により制御されるトランスミッションＴ３に連
結され、そしてトランスミッションＴ３の出力は二進解
読器１とＯＲゲート０の入力端子に連結されている。Ｏ
Ｒゲート０．の出力端子はスイッチＳイや、とインバー
タＩ。＋１の制御を受けるトランスミッションゲートＴ
、とＯＲゲート０２の入力端子に接続されている。一方
の切り替え端子が電源Ｖ ＤＤに、他方切り替え端子が
電源Ｖ ＳＳに接続されたスイッチ３１〜Ｓ。の共通端
子はＯＲゲートＯｌ 、Ｏｆ 、・・・・・・０．＋１
の入力端を経て二進解読器１の入力端にそれぞれ連結さ
れている。この時フリップ フロップは、第４図に図示されたように、Ｔ形主従フリ
ップフロップで構成されている。
上記のように構成された本発明の動作及び作用は次の通
りである。
りである。
先ず、スイッチＳ６や、が接地端に連結されローレベル
になると、トランスミッションゲートＴ１を通じてクロ
ックパルスがフリップフロップＰ＋のクロック端子に印
加され、これにフリップフロップＦ＋の出力端子に連結
されたトランスミッションゲートＴ、も動作して、Ｔ形
主従フリップフロ・ツブＴ１の出力は入力されたクロッ
クパルスの上向き角に状態が変わるので、クロックパル
スがＡ分周された出力が二進解読器１に印加される。さ
らに、ＯＲゲート０１とトランスミッションゲートＴ４
を通じて次の端のフリップフロップＦ、に入力される。
になると、トランスミッションゲートＴ１を通じてクロ
ックパルスがフリップフロップＰ＋のクロック端子に印
加され、これにフリップフロップＦ＋の出力端子に連結
されたトランスミッションゲートＴ、も動作して、Ｔ形
主従フリップフロ・ツブＴ１の出力は入力されたクロッ
クパルスの上向き角に状態が変わるので、クロックパル
スがＡ分周された出力が二進解読器１に印加される。さ
らに、ＯＲゲート０１とトランスミッションゲートＴ４
を通じて次の端のフリップフロップＦ、に入力される。
又、フリップフロップＦ、もフリップフロップＦ。
からＡ分周されたクロックの印加を受けて出力する。従
って、上記の動作と同様に、トランスミッションゲート
Ｔ６を通じてクロックパルスに対し１／４分周されて二
進解読器ｌの入力端子とＯＲゲート０２の入力端子に伝
達される。そして、この過程が最後のフリップフロップ
Ｆ。まで反復される。従って二進解読器ｌに入力される
信号は００〇−−０００→０００−−−００１→０００
−−−０１０→０００−−−０１１→−−−−の順序と
取り替えられ、二進解読器１は順序選択器の機能を遂行
することになる。
って、上記の動作と同様に、トランスミッションゲート
Ｔ６を通じてクロックパルスに対し１／４分周されて二
進解読器ｌの入力端子とＯＲゲート０２の入力端子に伝
達される。そして、この過程が最後のフリップフロップ
Ｆ。まで反復される。従って二進解読器ｌに入力される
信号は００〇−−０００→０００−−−００１→０００
−−−０１０→０００−−−０１１→−−−−の順序と
取り替えられ、二進解読器１は順序選択器の機能を遂行
することになる。
この状態でスイッチＳ。１を電源Ｖ Ｄｏに連結すれば
、トランスミッションゲートＴ＋、Ｔａ、ＴいＴ６、・
・・Ｔｋ＋１が遮断され、クロックＣＬとフリップフロ
ップＦ ｌ” Ｆ 、の出力は遮断され、この時ＡＮＤ
ゲートＡ１の出力がハイになってトランスミッションゲ
ー１’Ｔ２、Ｔ６、・・・Ｔｋ＋＋が動作されるので電
１１ＶＤＤによりフリップフロップＦ１〜Ｆ、のクロッ
ク端子はハイレベル電位で固定され、これによってフリ
ップフロップＦ１〜Ｆ、はスイッチＳＩ〜Ｓｏを電源ｖ
８．に連結する前の状態（順序選択状態）を維持するよ
うになる。
、トランスミッションゲートＴ＋、Ｔａ、ＴいＴ６、・
・・Ｔｋ＋１が遮断され、クロックＣＬとフリップフロ
ップＦ ｌ” Ｆ 、の出力は遮断され、この時ＡＮＤ
ゲートＡ１の出力がハイになってトランスミッションゲ
ー１’Ｔ２、Ｔ６、・・・Ｔｋ＋＋が動作されるので電
１１ＶＤＤによりフリップフロップＦ１〜Ｆ、のクロッ
ク端子はハイレベル電位で固定され、これによってフリ
ップフロップＦ１〜Ｆ、はスイッチＳＩ〜Ｓｏを電源ｖ
８．に連結する前の状態（順序選択状態）を維持するよ
うになる。
以後スイッチ３１〜Ｓｆｉによる任意選択動作が遂行さ
れ、任意選択動作がおわってスイッチＳ。＋を接地する
と、フリップフロップＦ１〜Ｆ、、によって記憶されて
いた状態から順序選択動作が継続する。
れ、任意選択動作がおわってスイッチＳ。＋を接地する
と、フリップフロップＦ１〜Ｆ、、によって記憶されて
いた状態から順序選択動作が継続する。
（発明の効果）
本発明は順序選択動作中任意選択動作が遂行されると順
序選択動作が停止されていた状態を記憶し、任意選択動
作がおわると再び以前の順序選択動作を継続遂行するこ
とが出来る効果がある。
序選択動作が停止されていた状態を記憶し、任意選択動
作がおわると再び以前の順序選択動作を継続遂行するこ
とが出来る効果がある。
第１図は従来の任意選択回路図、
第２図は従来の順序選択回路図、
第３図は従来の任意選択と順序選択を兼ねた回路図、
第４図は従来の一般的なＴ形主従フリップフロップの内
部ブロック図、 第５図は本発明による順序選択優先の任意選択と順序選
択を兼ねた回路図である。 ｌ・・・・・・二進解読器、２・・・・・・非同期式二
進計数器、３・・・・・・同期式二進計数器、 ４・・・・・・主（ＭＡＳＴＥＲ） フリップフロップ
、５・・・・・・従（５ＬＡＶＥ）フリップフロップ、
Ｆ１〜Ｆ、・・・・・・フリップフロップ、■１〜１１
４２ ・・・・・・インバータ、島〜Ｎ ｎ −ｌ
・・・・・・Ｎ Ａ Ｎ Ｄゲート、３１〜ＬＳＩ ・
・・・・・スイッチ、Ａ１・・・・・・ＡＮＤゲート、 Ｔ１〜Ｔｋヤ２・・・・・・トランスミッションゲート
０、．０．・・・・・・ＯＲゲート
部ブロック図、 第５図は本発明による順序選択優先の任意選択と順序選
択を兼ねた回路図である。 ｌ・・・・・・二進解読器、２・・・・・・非同期式二
進計数器、３・・・・・・同期式二進計数器、 ４・・・・・・主（ＭＡＳＴＥＲ） フリップフロップ
、５・・・・・・従（５ＬＡＶＥ）フリップフロップ、
Ｆ１〜Ｆ、・・・・・・フリップフロップ、■１〜１１
４２ ・・・・・・インバータ、島〜Ｎ ｎ −ｌ
・・・・・・Ｎ Ａ Ｎ Ｄゲート、３１〜ＬＳＩ ・
・・・・・スイッチ、Ａ１・・・・・・ＡＮＤゲート、 Ｔ１〜Ｔｋヤ２・・・・・・トランスミッションゲート
０、．０．・・・・・・ＯＲゲート
Claims (1)
- （１）任意／順序選択切り替え用スイッチ（Ｓ＿ｎ＿＋
＿１）によって制御されてフリップフロップ（Ｆ＿１〜
Ｆ＿ｎ）に印加されるクロックパルスを制御するトラン
スミッションゲート（Ｔ＿１、Ｔ＿４、……Ｔ＿ｋ）と
、順序選択動作の時に上記クロックパルスの印加を受け
て順次的な出力をするように多段に連結されたフリップ
フロップ（Ｆ＿１〜Ｆ＿ｎ）と、任意／順序選択切り替
え用スイッチ（Ｓ＿ｎ＿＋＿１）により制御されて二進
解読器（１）へ入力される上記フリップフロップ（Ｆ＿
１〜Ｆ＿ｎ）の出力（Ｑ＿１、Ｑ＿２、……Ｑ＿ｎ）を
制御するトランスミッションゲート（Ｔ＿３、Ｔ＿６…
…Ｔ＿ｋ＿＋＿１）と、ＡＮＤゲート（Ａ＿１）の出力
により制御されて順序選択動作中にあるフリップフロッ
プ（Ｆ＿１〜Ｆ＿ｎ）の状態を維持させてやるトランス
ミッションゲート（Ｔ＿２、Ｔ＿５、……Ｔ＿ｋ＿＋＿
１）と、任意選択動作の時、二進解読器（１）の入力状
態を制御するスイッチ（Ｓ＿１〜Ｓ＿ｎ）を含めて構成
されたのを特徴とする順序選択優先の任意／順序選択回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8111 | 1988-06-30 | ||
| KR1019880008111A KR950009681B1 (ko) | 1988-06-30 | 1988-06-30 | 순서 선택 우선의 임의/순서 선택회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118801A true JPH02118801A (ja) | 1990-05-07 |
Family
ID=19275777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168280A Pending JPH02118801A (ja) | 1988-06-30 | 1989-06-29 | 順序選択優先の任意／順序選択回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5003201A (ja) |
| JP (1) | JPH02118801A (ja) |
| KR (1) | KR950009681B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04214299A (ja) * | 1990-12-10 | 1992-08-05 | Mitsubishi Electric Corp | シフトレジスタ |
| JP3372970B2 (ja) * | 1992-09-02 | 2003-02-04 | シャープ株式会社 | 自己同期型転送制御回路 |
| US5504441A (en) * | 1994-08-19 | 1996-04-02 | International Business Machines Corporation | Two-phase overlapping clocking technique for digital dynamic circuits |
| US6037801A (en) * | 1997-10-27 | 2000-03-14 | Intel Corporation | Method and apparatus for clocking a sequential logic circuit |
| JP2000114935A (ja) * | 1998-10-02 | 2000-04-21 | Nec Corp | 順序回路 |
| US9910819B2 (en) * | 2013-03-11 | 2018-03-06 | Microchip Technology Incorporated | Two-wire serial interface and protocol |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532180A (en) * | 1978-08-29 | 1980-03-06 | Toyoda Mach Works Ltd | Sequence controller capable of connecting plurality of external equipments |
| JPS60109921A (ja) * | 1983-11-18 | 1985-06-15 | Fujitsu General Ltd | シ−ケンス回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1415169A (en) * | 1971-11-29 | 1975-11-26 | Philips Nv | Timed programme switching arrangement |
| US4027175A (en) * | 1973-09-20 | 1977-05-31 | National Research Development Corporation | Threshold logic gates |
| GB2049958B (en) * | 1979-03-15 | 1983-11-30 | Nippon Electric Co | Integrated logic circuit adapted to performance tests |
| US4568841A (en) * | 1983-03-28 | 1986-02-04 | Digital Equipment Corporation | Flexible timing circuit |
| US4802120A (en) * | 1984-10-30 | 1989-01-31 | Tandy Corporation | Multistage timing circuit for system bus control |
| JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
| US4873671A (en) * | 1988-01-28 | 1989-10-10 | National Semiconductor Corporation | Sequential read access of serial memories with a user defined starting address |
-
1988
- 1988-06-30 KR KR1019880008111A patent/KR950009681B1/ko not_active IP Right Cessation
-
1989
- 1989-06-28 US US07/372,605 patent/US5003201A/en not_active Expired - Lifetime
- 1989-06-29 JP JP1168280A patent/JPH02118801A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532180A (en) * | 1978-08-29 | 1980-03-06 | Toyoda Mach Works Ltd | Sequence controller capable of connecting plurality of external equipments |
| JPS60109921A (ja) * | 1983-11-18 | 1985-06-15 | Fujitsu General Ltd | シ−ケンス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900000767A (ko) | 1990-01-31 |
| KR950009681B1 (ko) | 1995-08-26 |
| US5003201A (en) | 1991-03-26 |
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