JPH021124A - 誘電体膜の製造方法 - Google Patents
誘電体膜の製造方法Info
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- JPH021124A JPH021124A JP63141376A JP14137688A JPH021124A JP H021124 A JPH021124 A JP H021124A JP 63141376 A JP63141376 A JP 63141376A JP 14137688 A JP14137688 A JP 14137688A JP H021124 A JPH021124 A JP H021124A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、誘電体膜の製造方法に関する。さらに詳し
くは、ＤＲＡＭ等のメモリー素子におけるいわゆるメモ
リーキャパシターとして適した三層構造の誘電体膜を製
造する方法に関する。
くは、ＤＲＡＭ等のメモリー素子におけるいわゆるメモ
リーキャパシターとして適した三層構造の誘電体膜を製
造する方法に関する。
（ロ）従来の技術
従来から、Ｄ ＲＡ ？ｖｆ等のメモリー素子における
メモリーキャパシターとして、絶縁性、誘電率の向上等
を意図して、酸化ケイ素膜／窒化ケイ素膜／酸化ケイ素
膜からなる三層構造の誘電体膜が汎用されている。かか
る三層構造の誘電体膜は、ＣＶＤ法、熱酸化法等によっ
て対応する半導体素子基板上に順次形成され、ことに窒
化ケイ素膜は、第１層目の酸化ケイ素（ＳｉＯｅ）膜が
形成された半導体素子基板を、７００〜８００℃に加熱
されたＣＶＤ装置内に搬入配置し、そこへ窒化ケイ素形
成用ノ原料カス（例エバ、ＳｉＨ４又ハＳ ｉＨｔＣ（
ＩｔとＮＨ，）を減圧下で供給して上記酸化ケイ素膜上
にＳｉＮあるいは５ｉｉＮ、で示される窒化ケイ素を堆
積成長させることにより形成されている。
メモリーキャパシターとして、絶縁性、誘電率の向上等
を意図して、酸化ケイ素膜／窒化ケイ素膜／酸化ケイ素
膜からなる三層構造の誘電体膜が汎用されている。かか
る三層構造の誘電体膜は、ＣＶＤ法、熱酸化法等によっ
て対応する半導体素子基板上に順次形成され、ことに窒
化ケイ素膜は、第１層目の酸化ケイ素（ＳｉＯｅ）膜が
形成された半導体素子基板を、７００〜８００℃に加熱
されたＣＶＤ装置内に搬入配置し、そこへ窒化ケイ素形
成用ノ原料カス（例エバ、ＳｉＨ４又ハＳ ｉＨｔＣ（
ＩｔとＮＨ，）を減圧下で供給して上記酸化ケイ素膜上
にＳｉＮあるいは５ｉｉＮ、で示される窒化ケイ素を堆
積成長させることにより形成されている。
（ハ）発明が解決しようとする課題
メモリー素子の高集積化の要望に対応して上記誘電体膜
の薄膜化が切望されている。例えば、Ｉ Ｍ −Ｄ Ｒ
Ａ Ｍでは容量確保のため実効１００人程変進の薄膜化
が必要とされ、Ｄ ＲＡ Ｍの微細化、さらなる高集積
化の点でさらに薄膜化が望まれている。
の薄膜化が切望されている。例えば、Ｉ Ｍ −Ｄ Ｒ
Ａ Ｍでは容量確保のため実効１００人程変進の薄膜化
が必要とされ、Ｄ ＲＡ Ｍの微細化、さらなる高集積
化の点でさらに薄膜化が望まれている。
そこで前記した三層構造の誘電体膜の形成時の各層の成
長厚みをより薄くして全体を薄膜化さけることも検討さ
れている。
長厚みをより薄くして全体を薄膜化さけることも検討さ
れている。
しかしながら、常法において例えば１００Å以下の薄膜
化を図った場合には、誘電率が低下し易く、高品質の三
層誘電体膜を形成することか困難であった。
化を図った場合には、誘電率が低下し易く、高品質の三
層誘電体膜を形成することか困難であった。
この発明はかかる状況下なされたしのであり、ことに誘
電率の低下を招くことなく薄膜の三層誘電体膜を効率良
く製造する方法を提供しようとするものである。
電率の低下を招くことなく薄膜の三層誘電体膜を効率良
く製造する方法を提供しようとするものである。
（ニ）課題を解決するための手段
上記観点から、本発明者らは薄膜化時に誘電率が低下す
る原因について種々検討を行った。そして、ことに、■
窒化ケイ素膜の形成工程において、高温加熱（７００〜
８００℃）されたＣＶＤ装置内に５ｉＯｚ膜形成基板が
搬入される際に外気ことに酸素が装置内に持込まれ、■
この酸素が高温下で５ｉ０２膜内に吸着導入され、その
後この上に成長する窒化ケイ素膜中やその界面に５ｉＯ
Ｎ等が混在した部分が生じ、■薄膜ゆえに、この混在部
分による窒化ケイ素膜の品質低下によって全体への悪影
響が大きく現れ、その結果誘電率が低下する、との観点
から鋭意研究を行った。その結果、窒化ケイ素膜形成工
程において、基板を搬入させる際のＣＶＤ装置内温度を
５００°Ｃ・以下に低下させると共に気相成長前にＣＶ
Ｄ装置内で窒素ガスパージ処理することにより、三層薄
膜誘電体が誘電率の低下を生じろことなく形成できる事
実を見出しこの発明に到達した。
る原因について種々検討を行った。そして、ことに、■
窒化ケイ素膜の形成工程において、高温加熱（７００〜
８００℃）されたＣＶＤ装置内に５ｉＯｚ膜形成基板が
搬入される際に外気ことに酸素が装置内に持込まれ、■
この酸素が高温下で５ｉ０２膜内に吸着導入され、その
後この上に成長する窒化ケイ素膜中やその界面に５ｉＯ
Ｎ等が混在した部分が生じ、■薄膜ゆえに、この混在部
分による窒化ケイ素膜の品質低下によって全体への悪影
響が大きく現れ、その結果誘電率が低下する、との観点
から鋭意研究を行った。その結果、窒化ケイ素膜形成工
程において、基板を搬入させる際のＣＶＤ装置内温度を
５００°Ｃ・以下に低下させると共に気相成長前にＣＶ
Ｄ装置内で窒素ガスパージ処理することにより、三層薄
膜誘電体が誘電率の低下を生じろことなく形成できる事
実を見出しこの発明に到達した。
かくして、この発明によれば、酸化ケイ素膜が表面形成
された半導体素子基板を、５００℃以下に温度制御され
たＣＶＤ装置内に配置し、このＣＶＤ装置内の雰囲気を
窒素ガスでパージ処理した後、減圧下で窒化ケイ素膜形
成用の原料ガスを導入して約７００〜８００℃下で上記
酸化ケイ素膜上に窒化ケイ素膜を形成させ、得られた窒
化ケイ素膜被覆基板上にさらに酸化ケイ素膜を形成する
ことによって、基板上に三層誘電体膜を形成することを
特徴とする誘電体膜の製造方法が提供される。
された半導体素子基板を、５００℃以下に温度制御され
たＣＶＤ装置内に配置し、このＣＶＤ装置内の雰囲気を
窒素ガスでパージ処理した後、減圧下で窒化ケイ素膜形
成用の原料ガスを導入して約７００〜８００℃下で上記
酸化ケイ素膜上に窒化ケイ素膜を形成させ、得られた窒
化ケイ素膜被覆基板上にさらに酸化ケイ素膜を形成する
ことによって、基板上に三層誘電体膜を形成することを
特徴とする誘電体膜の製造方法が提供される。
この発明の最も特徴とする点は、第１層目の酸化ケイ素
膜が表面形成された半導体素子基板を窒化ケイ素膜形成
用のＣＶＤ装置へ搬入、配置する際に、このＣＶＤ装置
内の温度を、５００℃以下という通常の加熱保持温度（
７００〜８００℃）に比して著しく低い温度に制御する
点並びにＣＶＤを行うに先立ってこの温度下でＣＶＤ装
置内を窒素ガスでパージ処理しておく点にある。
膜が表面形成された半導体素子基板を窒化ケイ素膜形成
用のＣＶＤ装置へ搬入、配置する際に、このＣＶＤ装置
内の温度を、５００℃以下という通常の加熱保持温度（
７００〜８００℃）に比して著しく低い温度に制御する
点並びにＣＶＤを行うに先立ってこの温度下でＣＶＤ装
置内を窒素ガスでパージ処理しておく点にある。
上記配置時の温度制御及びパージ処理によって、搬入、
配置時に不可避的にＣＶＤ装置内に持込まれる空気こと
に酸素による窒化ケイ素膜形成時の悪影響が著しく緩和
されることとなる。なお、従来の高い加熱保持温度下で
窒素ガスのパージ処理を行っても薄膜三層誘電体膜の誘
電率を改善することは困難である。
配置時に不可避的にＣＶＤ装置内に持込まれる空気こと
に酸素による窒化ケイ素膜形成時の悪影響が著しく緩和
されることとなる。なお、従来の高い加熱保持温度下で
窒素ガスのパージ処理を行っても薄膜三層誘電体膜の誘
電率を改善することは困難である。
上記ＣＶＤ装置内の温度は５００℃以下とされ、通常、
常温〜４００℃の範囲とするのが適している。
常温〜４００℃の範囲とするのが適している。
５００ ’Ｃを超えると堆積される窒化ケイ素膜の品質
低下によって誘電体膜の誘電率が低下するので適さない
。
低下によって誘電体膜の誘電率が低下するので適さない
。
上記ＣＶＤ装置内のパージ処理としては、窒素ガスを用
いて複数回行うのが適している。この処理により、半導
体素子基板を配置した際に巻き込まれた酸素や半導体素
子基板に吸着されていた酸素等が排出されることとなる
。
いて複数回行うのが適している。この処理により、半導
体素子基板を配置した際に巻き込まれた酸素や半導体素
子基板に吸着されていた酸素等が排出されることとなる
。
上記パージ処理を行った後、窒化ケイ素膜のＣＶＤ法に
よる形成が行われる。ここで窒化ケイ素形成用の原料ガ
スとしては、例えばＳ ｒ Ｈ４とＮＨ，の組合せ、５
ｉＨｔＣ＆ｔとＮＨ３の組合せ等を用いるのが適してお
り、高真空下、圧力が０．３〜０．５Ｔｏｒｒとなるよ
うに約７００〜８００６Ｃの窒化ケイ素堆積成長温度に
昇温したＣＶＤ装置内へ導入するのが適している。ここ
でこの供給圧力が０．５Ｔｏｒｒを超えろとウェハ面内
における膜厚のバラツキが大となり、０．３Ｔｏｒｒ未
満では窒化ケイ素膜の堆積速度が遅くなり適さない。一
方、窒化ケイ素膜の堆積成長温度が８００℃を超える。
よる形成が行われる。ここで窒化ケイ素形成用の原料ガ
スとしては、例えばＳ ｒ Ｈ４とＮＨ，の組合せ、５
ｉＨｔＣ＆ｔとＮＨ３の組合せ等を用いるのが適してお
り、高真空下、圧力が０．３〜０．５Ｔｏｒｒとなるよ
うに約７００〜８００６Ｃの窒化ケイ素堆積成長温度に
昇温したＣＶＤ装置内へ導入するのが適している。ここ
でこの供給圧力が０．５Ｔｏｒｒを超えろとウェハ面内
における膜厚のバラツキが大となり、０．３Ｔｏｒｒ未
満では窒化ケイ素膜の堆積速度が遅くなり適さない。一
方、窒化ケイ素膜の堆積成長温度が８００℃を超える。
とウェハ間における膜厚のバラツキが大となり、また７
００℃未満では窒化ケイ素膜の堆積速度が遅くなり適さ
ない。
００℃未満では窒化ケイ素膜の堆積速度が遅くなり適さ
ない。
この結果、ＣＶＤ装置内で半導体素子基板の酸化ケイ素
膜上に窒化ケイ素膜が堆積される。
膜上に窒化ケイ素膜が堆積される。
次に、この窒化ケイ素膜上に酸化ケイ素膜を形成する。
酸化ケイ素膜の形成は、通常の方法、例えば酸化雰囲気
中で加熱して窒化ケイ素膜の表面を酸化物に変換するか
又はＣＶＤ法等によって新たに酸化ケイ素膜を堆積成長
することにより行うことができる。
中で加熱して窒化ケイ素膜の表面を酸化物に変換するか
又はＣＶＤ法等によって新たに酸化ケイ素膜を堆積成長
することにより行うことができる。
以上のようにして半導体素子基板の上に酸化ケイ素膜、
窒化ケイ素膜、酸化ケイ素膜からなる三層誘電体膜が形
成される。なお、これらの各膜厚は、通常第１層の酸化
ケイ素膜が３５〜５０人、窒化ケイ素膜が７０〜９５人
、第２層の酸化ケイ素膜が１０〜１５人とするのが適し
ており、ことに全体として１６０Å以下とするのが薄膜
化の点で好ましい。
窒化ケイ素膜、酸化ケイ素膜からなる三層誘電体膜が形
成される。なお、これらの各膜厚は、通常第１層の酸化
ケイ素膜が３５〜５０人、窒化ケイ素膜が７０〜９５人
、第２層の酸化ケイ素膜が１０〜１５人とするのが適し
ており、ことに全体として１６０Å以下とするのが薄膜
化の点で好ましい。
（ホ）作用
この発明において、酸化ケイ素膜が表面形成された半導
体素子基板を、５００℃以下に温度制御されたＣＶＤ装
置内に配置し、このＣＶＤ装置内の雰囲気を窒素ガスで
パーン処理することにより、半導体素子基板をＣＶＤ装
置内へ搬送、配置する際にＣＶＤ装置内へ不可避的に持
込まれる酸素による悪影響、ことに窒化ケイ素膜形成時
の窒化ケイ素膜中への酸素原子の混入が防止される。
体素子基板を、５００℃以下に温度制御されたＣＶＤ装
置内に配置し、このＣＶＤ装置内の雰囲気を窒素ガスで
パーン処理することにより、半導体素子基板をＣＶＤ装
置内へ搬送、配置する際にＣＶＤ装置内へ不可避的に持
込まれる酸素による悪影響、ことに窒化ケイ素膜形成時
の窒化ケイ素膜中への酸素原子の混入が防止される。
（へ）実施例
実施例１
厚さ４０人の酸化ケイ素膜が表面形成された半導体素子
基板を、５０℃に制御された第１図に示すＣＶＤ装置１
内へ配置した。ここで２は半導体素子基板、３は半導体
素子基板キャリヤ、４はガス供給口、５は排気口、６は
ヒータ、７はフランジドア、８は半導体素子基板搬送装
置である。次にこのＣＶＤ装置内を、真空度１０−３Ｔ
ｏｒｒ以下にしてＮ、パージを５回くり返し窒素雰囲気
とした後、７７０℃に昇温し真空度を０．３Ｔｏｒｒと
した。次にＳ ｉＨ４ガス及びＮ Ｈ３ガスを圧力が０
．４Ｔｏｒｒになるように供給し、半導体素子基板の酸
化シリコン膜表面に厚さ８５人の窒化シリコン膜を堆積
させた。
基板を、５０℃に制御された第１図に示すＣＶＤ装置１
内へ配置した。ここで２は半導体素子基板、３は半導体
素子基板キャリヤ、４はガス供給口、５は排気口、６は
ヒータ、７はフランジドア、８は半導体素子基板搬送装
置である。次にこのＣＶＤ装置内を、真空度１０−３Ｔ
ｏｒｒ以下にしてＮ、パージを５回くり返し窒素雰囲気
とした後、７７０℃に昇温し真空度を０．３Ｔｏｒｒと
した。次にＳ ｉＨ４ガス及びＮ Ｈ３ガスを圧力が０
．４Ｔｏｒｒになるように供給し、半導体素子基板の酸
化シリコン膜表面に厚さ８５人の窒化シリコン膜を堆積
させた。
得られた窒化シリコン膜の表面を、熱酸化処理し、厚６
１５人の酸化シリコン膜に変え、常法によりエツチング
して半導体素子基板上に厚さ１２５人の三層誘電体膜（
酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）を
形成した。このようにして得られた１０枚の半導体素子
基板について、三層誘電体膜の屈折率を測定したところ
、ｌ、９１〜１，９５であった。さらに、この三層誘電
体膜の上にスパッタリングによってＡ（！Ｓ ｉを堆積
し、エツチングして電極を形成しキャパシタとした。こ
のように作成したキャパシタに電圧をかけて容量特性を
測定し、三層誘電体膜中の窒化シリコン膜の誘電率を求
めたところ６．４〜６ゴであり、比較例Ｉと比べて１．
０６〜１．１２倍に向上していることが判りｆ為比較例
１ 実施例１において、ＣＶＤ装置内へ配置する際の半導体
素子基板の温度を７７０℃とし、この他は実施例１と同
様にして窒化シリコン膜を堆積したところ、得られた１
０枚の半導体素子基板の三層誘電体膜の屈折率はｌ、８
９〜１．９８であった。また、三層誘電体膜中の窒化シ
リコン膜の誘電率は６．０〜６．３であり、低かった。
１５人の酸化シリコン膜に変え、常法によりエツチング
して半導体素子基板上に厚さ１２５人の三層誘電体膜（
酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）を
形成した。このようにして得られた１０枚の半導体素子
基板について、三層誘電体膜の屈折率を測定したところ
、ｌ、９１〜１，９５であった。さらに、この三層誘電
体膜の上にスパッタリングによってＡ（！Ｓ ｉを堆積
し、エツチングして電極を形成しキャパシタとした。こ
のように作成したキャパシタに電圧をかけて容量特性を
測定し、三層誘電体膜中の窒化シリコン膜の誘電率を求
めたところ６．４〜６ゴであり、比較例Ｉと比べて１．
０６〜１．１２倍に向上していることが判りｆ為比較例
１ 実施例１において、ＣＶＤ装置内へ配置する際の半導体
素子基板の温度を７７０℃とし、この他は実施例１と同
様にして窒化シリコン膜を堆積したところ、得られた１
０枚の半導体素子基板の三層誘電体膜の屈折率はｌ、８
９〜１．９８であった。また、三層誘電体膜中の窒化シ
リコン膜の誘電率は６．０〜６．３であり、低かった。
（ト）発明の効果
この発明の製造方法によれば、高品質で誘電率が高い薄
膜の三層誘電体膜を効率良く製造することができる。そ
して形成される薄膜三Ｍ誘電体膜は、ことに高集積化さ
れるメモリー素子のキャパシターの容量確保のために有
用な乙のである。従って、この発明の製造方法は、メモ
リー素子を中心とした各種半導体素子製造分野において
極めて、有用な方法である。
膜の三層誘電体膜を効率良く製造することができる。そ
して形成される薄膜三Ｍ誘電体膜は、ことに高集積化さ
れるメモリー素子のキャパシターの容量確保のために有
用な乙のである。従って、この発明の製造方法は、メモ
リー素子を中心とした各種半導体素子製造分野において
極めて、有用な方法である。
第１図はこの発明の実施例で用いたＣＶＤ装置の説明図
である。 ｌ・・・・・・ＣＶＤ装置、２・・・・・・半導体素子
基板、３・・・・・・半導体素子基板キャリヤ、４・・
・・・・ガス供給口、５・・・・・・排気口、６・・・
・・・ヒータ、７・・・・・・フランジドア、８・・・
・・・半導体素子基板搬送装置。
である。 ｌ・・・・・・ＣＶＤ装置、２・・・・・・半導体素子
基板、３・・・・・・半導体素子基板キャリヤ、４・・
・・・・ガス供給口、５・・・・・・排気口、６・・・
・・・ヒータ、７・・・・・・フランジドア、８・・・
・・・半導体素子基板搬送装置。
Claims (1)
- １．酸化ケイ素膜が表面形成された半導体素子基板を、
５００℃以下に温度制御されたＣＶＤ装置内に配置し、
このＣＶＤ装置内の雰囲気を窒素ガスでパージ処理した
後、減圧下で窒化ケイ素膜形成用の原料ガスを導入して
約７００〜８００℃下で上記酸化ケイ素膜上に窒化ケイ
素膜を形成させ、得られた窒化ケイ素膜被覆基板上にさ
らに酸化ケイ素膜を形成することによって、基板上に三
層誘電体膜を形成することを特徴とする誘電体膜の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141376A JPH021124A (ja) | 1988-06-08 | 1988-06-08 | 誘電体膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141376A JPH021124A (ja) | 1988-06-08 | 1988-06-08 | 誘電体膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021124A true JPH021124A (ja) | 1990-01-05 |
Family
ID=15290561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141376A Pending JPH021124A (ja) | 1988-06-08 | 1988-06-08 | 誘電体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021124A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229455A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 容量素子の製造方法 |
| JPH04341705A (ja) * | 1991-05-16 | 1992-11-27 | Tokyo Ohka Kogyo Co Ltd | 酸化ケイ素系層間絶縁膜の製造方法 |
| JPH06334118A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | 半導体装置及びその製造方法 |
| US11782384B2 (en) | 2017-10-20 | 2023-10-10 | H010 Limited | Holographic recordings replaying images upon illumination |
-
1988
- 1988-06-08 JP JP63141376A patent/JPH021124A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229455A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electron Corp | 容量素子の製造方法 |
| JPH04341705A (ja) * | 1991-05-16 | 1992-11-27 | Tokyo Ohka Kogyo Co Ltd | 酸化ケイ素系層間絶縁膜の製造方法 |
| JPH06334118A (ja) * | 1993-05-19 | 1994-12-02 | Nec Corp | 半導体装置及びその製造方法 |
| US11782384B2 (en) | 2017-10-20 | 2023-10-10 | H010 Limited | Holographic recordings replaying images upon illumination |
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