JPH02108014A - 多点同期方式の光走査装置 - Google Patents
多点同期方式の光走査装置Info
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- JPH02108014A JPH02108014A JP63262135A JP26213588A JPH02108014A JP H02108014 A JPH02108014 A JP H02108014A JP 63262135 A JP63262135 A JP 63262135A JP 26213588 A JP26213588 A JP 26213588A JP H02108014 A JPH02108014 A JP H02108014A
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- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010147 laser engraving Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多点同期方式の光走査装置に関する。
従来の技術
従来、この種の光走査装置は、レーザプリンタ、レーザ
製版機、レーザファクシミリ、デジタル複写機、フライ
ングスポットスキャナ等の機器において、光信号の書込
みや原稿情報の読取りに関連して、良く知られている。
製版機、レーザファクシミリ、デジタル複写機、フライ
ングスポットスキャナ等の機器において、光信号の書込
みや原稿情報の読取りに関連して、良く知られている。
このような光走査光学系において、走査のためのレーザ
ビームは、一般に、回転多面鏡等の偏向器で偏向走査さ
せている。このような光走査を適正に行なうためには、
光走査のタイミングをとるための同期信号が必要である
。そこで、一般には、レーザビームの走査光路上の走査
開始側であって画像範囲外となる位置に配置させた１つ
の受光素子によりレーザビームを受光し、この受光素子
により同期信号を得、この同期信号に同期してレーザビ
ームを画像情報により変調するようにしている。しかし
、このような方法では走査開始時のみの同期であるため
、画像終端部側では、レーザビーム走査用の偏向器の回
転ムラ、加工精度のムラ等により、光走査の速度ないし
はタイミングが必ずしも各走査毎に一定とはならない。
ビームは、一般に、回転多面鏡等の偏向器で偏向走査さ
せている。このような光走査を適正に行なうためには、
光走査のタイミングをとるための同期信号が必要である
。そこで、一般には、レーザビームの走査光路上の走査
開始側であって画像範囲外となる位置に配置させた１つ
の受光素子によりレーザビームを受光し、この受光素子
により同期信号を得、この同期信号に同期してレーザビ
ームを画像情報により変調するようにしている。しかし
、このような方法では走査開始時のみの同期であるため
、画像終端部側では、レーザビーム走査用の偏向器の回
転ムラ、加工精度のムラ等により、光走査の速度ないし
はタイミングが必ずしも各走査毎に一定とはならない。
これにより、ドツト配列精度、即ち印字品質等が劣化し
てしまう。
てしまう。
このようなことから、１走査ライン域に複数点の基準パ
ルスを設ける多点同期方式が考えられている。これは、
例えば、特開昭６０−１０９６７号公報に示されるよう
に、グレーティング（スリット、グリッド又はスケール
とも称される）を用いて画素クロックを発生させるもの
や、特開昭６０−７５１６８号公報に示されるように、
凹面ミラーアレイと複数の小径の受光素子（例えば、ピ
ンフォトダイオード）とを用いたものである。
ルスを設ける多点同期方式が考えられている。これは、
例えば、特開昭６０−１０９６７号公報に示されるよう
に、グレーティング（スリット、グリッド又はスケール
とも称される）を用いて画素クロックを発生させるもの
や、特開昭６０−７５１６８号公報に示されるように、
凹面ミラーアレイと複数の小径の受光素子（例えば、ピ
ンフォトダイオード）とを用いたものである。
このような多点同期方式にあっては、例えばグレーティ
ングの明暗配列に従う走査長全域に渡るパルス列（基準
パルス）信号を、必要に応じて波形整形回路により波形
整形した後、ＰＬＬ （フェーズ・ロックド・ループ）
回路により処理して画素クロックを生成することになる
。
ングの明暗配列に従う走査長全域に渡るパルス列（基準
パルス）信号を、必要に応じて波形整形回路により波形
整形した後、ＰＬＬ （フェーズ・ロックド・ループ）
回路により処理して画素クロックを生成することになる
。
ここに、このようなＰＬＬ回路１の構成・作用を第４図
により説明する。まず、ＰＬＬ回路１に対する入力信号
である基準パルス信号Ｐｒは、電圧制御発振器（ＶＣＯ
）２から出力される画素クロックを分周器３によりｌ／
Ｎ分周してなる比較パルス信号＝帰還信号Ｐｆとの間の
位相差が、位相比較器４において比較される。そして、
この位相比較器４からの出力は雑音や高周波成分を除去
するローパスフィルタ（ＬＰＦ）５を介して電圧制御発
振器２に出力され、基準パルス信号Ｐｒと帰還信号Ｐｆ
どの位相が一致するように電圧制御発振器２がフィード
バック制御される。これにより、電圧制御発振器２から
は基準パルス信号Ｐｒに位相同期し、かつ、Ｎ逓倍され
た画素クロックが発生する。このようなＰＬＬ回路１に
より走査速度の変化（基準パルス信号Ｐｒの周波数変化
）に追従した画素クロックが得られる。
により説明する。まず、ＰＬＬ回路１に対する入力信号
である基準パルス信号Ｐｒは、電圧制御発振器（ＶＣＯ
）２から出力される画素クロックを分周器３によりｌ／
Ｎ分周してなる比較パルス信号＝帰還信号Ｐｆとの間の
位相差が、位相比較器４において比較される。そして、
この位相比較器４からの出力は雑音や高周波成分を除去
するローパスフィルタ（ＬＰＦ）５を介して電圧制御発
振器２に出力され、基準パルス信号Ｐｒと帰還信号Ｐｆ
どの位相が一致するように電圧制御発振器２がフィード
バック制御される。これにより、電圧制御発振器２から
は基準パルス信号Ｐｒに位相同期し、かつ、Ｎ逓倍され
た画素クロックが発生する。このようなＰＬＬ回路１に
より走査速度の変化（基準パルス信号Ｐｒの周波数変化
）に追従した画素クロックが得られる。
そこで、プリンタコントローラ又はホストマシンから記
録用の半導体レーザ用の駆動変調回路に出力する画素対
応の記録情報を、このＰＬＬ回路１からの画素クロック
に同期させて変調させながら記録を行なわせることによ
り、ドツト配列精度の高い露光記録が可能となる。即ち
、記録中に回転多面鏡の回転ムラ等によって走査速度が
変動しても、それに応じて半導体レーザの変調タイミン
グも画素クロックにより制御されるので、適正な光書込
みが可能となるというものである。
録用の半導体レーザ用の駆動変調回路に出力する画素対
応の記録情報を、このＰＬＬ回路１からの画素クロック
に同期させて変調させながら記録を行なわせることによ
り、ドツト配列精度の高い露光記録が可能となる。即ち
、記録中に回転多面鏡の回転ムラ等によって走査速度が
変動しても、それに応じて半導体レーザの変調タイミン
グも画素クロックにより制御されるので、適正な光書込
みが可能となるというものである。
発明が解決しようとする課題
ここに、多点同期方式において、ＰＬＬ回路１に入力さ
れる基準パルス信号Ｐｒは第５図に示すように画像域と
非画像域とで断続的に発生する。
れる基準パルス信号Ｐｒは第５図に示すように画像域と
非画像域とで断続的に発生する。
従って、非画像域ではＰＬＬ回路１の出力であるＶＣＯ
２の発振周波数ｆ。は、その自走周波数で発振するため
、再度基準パルス信号Ｐｒが入力してもその発振周波数
が画素クロックとして安定するための時間、即ちプルイ
ンタイムｔｐが必要である。
２の発振周波数ｆ。は、その自走周波数で発振するため
、再度基準パルス信号Ｐｒが入力してもその発振周波数
が画素クロックとして安定するための時間、即ちプルイ
ンタイムｔｐが必要である。
また、従来の多点同期方式では、基準パルス信号Ｐｒと
位相比較するための帰還信号ＰｆをＶＣＯ２の出ノＪを
分周器３で１／Ｎ逓倍することで生成しているが、この
分周器３が常に動作しているので非画像域から再び画像
域に入り基準パルス信号Ｐｒが発生した時のこのＰｒと
帰還信号Ｐｆとの位相差が変化しく非画像域ではＶＣＯ
２出力の位相とＰｒどの位相関係は保証されないため）
、プルインタイムｔｐに時間がかかるだけでなく、ＰＬ
Ｌ回路１の安定性にも影響を及ぼす。即ち、第６図に示
すように基準パルス信号Ｐｒと帰還信号Ｐｆとの間に位
相差ずれΔψを生ずる。
位相比較するための帰還信号ＰｆをＶＣＯ２の出ノＪを
分周器３で１／Ｎ逓倍することで生成しているが、この
分周器３が常に動作しているので非画像域から再び画像
域に入り基準パルス信号Ｐｒが発生した時のこのＰｒと
帰還信号Ｐｆとの位相差が変化しく非画像域ではＶＣＯ
２出力の位相とＰｒどの位相関係は保証されないため）
、プルインタイムｔｐに時間がかかるだけでなく、ＰＬ
Ｌ回路１の安定性にも影響を及ぼす。即ち、第６図に示
すように基準パルス信号Ｐｒと帰還信号Ｐｆとの間に位
相差ずれΔψを生ずる。
このようにＰＬＬ回路１の基準パルス信号Ｐｒの断状態
（非画像域）ではＶＣＯ２の発振周波数が変動すること
から、出力安定化のために、このＶＣＯ２の入力電圧を
保持する方法もあるが、電圧は温度変化に弱く、不安定
なものである。
（非画像域）ではＶＣＯ２の発振周波数が変動すること
から、出力安定化のために、このＶＣＯ２の入力電圧を
保持する方法もあるが、電圧は温度変化に弱く、不安定
なものである。
課題を解決するための手段
基準パルス信号が入力されるＰＬＬ回路の出力を画素ク
ロックとする多点同期方式の光走査装置において、前記
ＰＬＬ回路への帰還信号の初期位相を設定する初期位相
合せ回路を設ける。
ロックとする多点同期方式の光走査装置において、前記
ＰＬＬ回路への帰還信号の初期位相を設定する初期位相
合せ回路を設ける。
作用
初期位相合せ回路により帰還信号の初期位相を設定する
ことにより、帰還信号は強制的に基準パルス信号との位
相差がＰＬＬ回路のロック時の位相差相当となる。よっ
て、ＰＬＬ回路のプルインタイムが短縮され、ＰＬＬ回
路は発振出力が早急に安定する状態で画素クロックを出
力する。
ことにより、帰還信号は強制的に基準パルス信号との位
相差がＰＬＬ回路のロック時の位相差相当となる。よっ
て、ＰＬＬ回路のプルインタイムが短縮され、ＰＬＬ回
路は発振出力が早急に安定する状態で画素クロックを出
力する。
実施例
本発明の一実施例を第１図ないし第３図に基づいて説明
する。本実施例は、第４図に示したようなＰＬＬ回路１
への帰還信号Ｐｆの初期位相を設定する初期位相合せ回
路６を分周器３に代えて設けたものである。この初期位
相合せ回路６には第１図に示すように、その出力時間が
基準パルス信号Ｐｒよりも長くなるように設定されたタ
イマ７が設けられている。このタイマ７は基準パルス信
号Ｐｒの反転信号が入力されるもので、この反転信号の
初めの立下りで第１カウンタ８、第１，２フリップフロ
ップ９，１０がクリアされてイネーブル状態となるよう
に構成されている。ここに、第１カウンタ８はＰＬＬ回
路１のＶＣＯ２からの出力（画素クロック）が入力され
ており、基準パルス信号Ｐｒと帰還信号Ｐｆがロックし
た状態での位相差に相当するパルス数を計数するもので
ある。また、この第１カウンタ８とは逆にＶＣＯ２から
の出力（画素クロック）をインバータ１１により反転さ
せた信号が入力される第２カウンタ１２が設けられてい
る。この第２カウンタ１２は第１カウンタ８の出力によ
りセットされる第１フリツプフロツプ９からの出力によ
りＮＯＲゲート１３を介してロードされてイネーブル状
態になるもので、分周比をｎとした時、ｎ ／ ２パル
ス計数すると、この第２カウンタ１２はＲＣ信号をＯＲ
ゲート１４を介して第２フリツプフロツプ１ｏに出力す
る（ＯＲゲート１４の他方には第１フリツプフロツプ９
からの出力がインバータ１５を介して入力されている）
。第２フリツプフロツプ１０はＪ−にフリップフロップ
であり、第２フリツプフロツプ１２からＲＣ信号が入力
される毎にその出力値が反転し、結果としてＶＣＯ２の
出力信号をｎ分周した帰還信号Ｐｆを発生する。この時
、ＶＣＯ２の自走周波数は１−ＩＸＰｒとする。
する。本実施例は、第４図に示したようなＰＬＬ回路１
への帰還信号Ｐｆの初期位相を設定する初期位相合せ回
路６を分周器３に代えて設けたものである。この初期位
相合せ回路６には第１図に示すように、その出力時間が
基準パルス信号Ｐｒよりも長くなるように設定されたタ
イマ７が設けられている。このタイマ７は基準パルス信
号Ｐｒの反転信号が入力されるもので、この反転信号の
初めの立下りで第１カウンタ８、第１，２フリップフロ
ップ９，１０がクリアされてイネーブル状態となるよう
に構成されている。ここに、第１カウンタ８はＰＬＬ回
路１のＶＣＯ２からの出力（画素クロック）が入力され
ており、基準パルス信号Ｐｒと帰還信号Ｐｆがロックし
た状態での位相差に相当するパルス数を計数するもので
ある。また、この第１カウンタ８とは逆にＶＣＯ２から
の出力（画素クロック）をインバータ１１により反転さ
せた信号が入力される第２カウンタ１２が設けられてい
る。この第２カウンタ１２は第１カウンタ８の出力によ
りセットされる第１フリツプフロツプ９からの出力によ
りＮＯＲゲート１３を介してロードされてイネーブル状
態になるもので、分周比をｎとした時、ｎ ／ ２パル
ス計数すると、この第２カウンタ１２はＲＣ信号をＯＲ
ゲート１４を介して第２フリツプフロツプ１ｏに出力す
る（ＯＲゲート１４の他方には第１フリツプフロツプ９
からの出力がインバータ１５を介して入力されている）
。第２フリツプフロツプ１０はＪ−にフリップフロップ
であり、第２フリツプフロツプ１２からＲＣ信号が入力
される毎にその出力値が反転し、結果としてＶＣＯ２の
出力信号をｎ分周した帰還信号Ｐｆを発生する。この時
、ＶＣＯ２の自走周波数は１−ＩＸＰｒとする。
第２図はこのような動作を示すタイミングチャートであ
り、その内、Ａで示す部分のタイミングの詳細を第３図
に拡大して示す。
り、その内、Ａで示す部分のタイミングの詳細を第３図
に拡大して示す。
このように構成することにより、帰還信号Ｐｆは強制的
に基準パルス信号Ｐｒどの位相差がＰＬＬ回路１のロッ
ク時の位相差±２π／ｎとなる。
に基準パルス信号Ｐｒどの位相差がＰＬＬ回路１のロッ
ク時の位相差±２π／ｎとなる。
このように帰還信号Ｐｆの初期位相設定、特にＰＬＬ回
路１の安定時（ロック時）の位相差と同じとなるように
設定されるので、ＰＬＬ回路１のプルインタイムを短縮
できるとともに、ＰＬＬ回路１の安定度も増す。この際
、位相差制御によるため、温度変化等の影響を受けない
安定したものとなる。また、このための初期位相合せ回
路９も簡単な回路構成で済む。本実施例では、第３図に
示すように分周比ｎ＝２４、安定時（ロック時）のＰｒ
とＰｆどの位相差が約π／２であるので、第１カウンタ
８のカウント数は６となる。
路１の安定時（ロック時）の位相差と同じとなるように
設定されるので、ＰＬＬ回路１のプルインタイムを短縮
できるとともに、ＰＬＬ回路１の安定度も増す。この際
、位相差制御によるため、温度変化等の影響を受けない
安定したものとなる。また、このための初期位相合せ回
路９も簡単な回路構成で済む。本実施例では、第３図に
示すように分周比ｎ＝２４、安定時（ロック時）のＰｒ
とＰｆどの位相差が約π／２であるので、第１カウンタ
８のカウント数は６となる。
発明の効果
本発明は、上述したようにＰＬＬ回路への帰還信号の初
期位相を設定する初期位相合せ回路を設けたので、帰還
信号が強制的に基準パルス信号との位相差がＰＬＬ回路
のロック時の位相差相当に制御されることになり、ＰＬ
Ｌ回路のプルインタイムを短縮することができ、ＰＬＬ
回路がらその発振出力が早急に安定する状態での画素ク
ロックを出力させ、良好なる画像作成に寄与することが
できる。
期位相を設定する初期位相合せ回路を設けたので、帰還
信号が強制的に基準パルス信号との位相差がＰＬＬ回路
のロック時の位相差相当に制御されることになり、ＰＬ
Ｌ回路のプルインタイムを短縮することができ、ＰＬＬ
回路がらその発振出力が早急に安定する状態での画素ク
ロックを出力させ、良好なる画像作成に寄与することが
できる。
１〇−
第１図は本発明の一実施例を示す回路図、第２図は概略
タイミングチャート、第３図は第２図中のＡ部分を拡大
して示すタイミングチャート、第４図は一般的なＰＬＬ
回路のブロック図、第５図はＰｒとｖＣＯ出力との関係
を示すタイミングチャート、第６図はＰｒとＰｆとの関
係を示すタイミングチャートである。
タイミングチャート、第３図は第２図中のＡ部分を拡大
して示すタイミングチャート、第４図は一般的なＰＬＬ
回路のブロック図、第５図はＰｒとｖＣＯ出力との関係
を示すタイミングチャート、第６図はＰｒとＰｆとの関
係を示すタイミングチャートである。
Claims (1)
- 基準パルス信号が入力されるＰＬＬ回路の出力を画素
クロックとする多点同期方式の光走査装置において、前
記ＰＬＬ回路への帰還信号の初期位相を設定する初期位
相合せ回路を設けたことを特徴とする多点同期方式の光
走査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262135A JP2693523B2 (ja) | 1988-10-18 | 1988-10-18 | 多点同期方式の光走査装置 |
| US07/420,878 US5122678A (en) | 1988-10-18 | 1989-10-13 | Image clock signal generating system with initial phase matching means in phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262135A JP2693523B2 (ja) | 1988-10-18 | 1988-10-18 | 多点同期方式の光走査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108014A true JPH02108014A (ja) | 1990-04-19 |
| JP2693523B2 JP2693523B2 (ja) | 1997-12-24 |
Family
ID=17371541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63262135A Expired - Fee Related JP2693523B2 (ja) | 1988-10-18 | 1988-10-18 | 多点同期方式の光走査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5122678A (ja) |
| JP (1) | JP2693523B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4237554C2 (de) * | 1991-11-06 | 1995-08-03 | Mitsubishi Electric Corp | Vorrichtung zur Messung der Dielektrizitätskonstante eines Brennstoffs |
| US5497126A (en) * | 1993-11-09 | 1996-03-05 | Motorola, Inc. | Phase synchronization circuit and method therefor for a phase locked loop |
| US5574894A (en) * | 1994-11-03 | 1996-11-12 | Motorola, Inc. | Integrated circuit data processor which provides external sensibility of internal signals during reset |
| JP2004114316A (ja) * | 2002-09-24 | 2004-04-15 | Ricoh Co Ltd | 画像形成装置 |
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1989
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