JPH0210626B2 - - Google Patents
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- JPH0210626B2 JPH0210626B2 JP58186790A JP18679083A JPH0210626B2 JP H0210626 B2 JPH0210626 B2 JP H0210626B2 JP 58186790 A JP58186790 A JP 58186790A JP 18679083 A JP18679083 A JP 18679083A JP H0210626 B2 JPH0210626 B2 JP H0210626B2
- Authority
- JP
- Japan
- Prior art keywords
- line adapter
- read
- line
- control
- microprocessor
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は中央処理装置に接続される通信制御装
置に関するもので、特に多数の回線を最小のハー
ドウエアで制御し、回線アダプタの使用が異なつ
ても共通の制御方式、制御回路で制御し回線アダ
プタ部に対する命令の高速化を行なうと同時に通
信制御プロセツサの能力向上を図つた多回線用通
信制御装置に関する。
置に関するもので、特に多数の回線を最小のハー
ドウエアで制御し、回線アダプタの使用が異なつ
ても共通の制御方式、制御回路で制御し回線アダ
プタ部に対する命令の高速化を行なうと同時に通
信制御プロセツサの能力向上を図つた多回線用通
信制御装置に関する。
（背景技術）
第１図は多回線用の通信制御装置のブロツク図
を示す。
を示す。
複数の回線アダプタ（以下LAと略記する）が
１つのマイクロプロセツサ（以下μPと略記する）
に接続され、１つの通信制御装置を構成し、さら
にシステム的に中央処理装置（以下CPUと略記
する）に接続されている。LAは収容する回線の
種頼、伝送制御手順が異なると使用する通信制御
用LSIが異なり、従つて各LAによつてLA内のレ
ジスタおよびLSIに対するREADまたはWRITE
動作の時間規定が異なり、最大の時間規定に合わ
せると処理能力が落ちてしまう。また各々に対し
て最適な時間関係を作ろうとすると、何種類もの
タイミング切出し回路が必要となりハードウエア
が増してしまう。またLA内のレジスタ、通信用
LSI及び各種LAに合わせて、複数個のタイミン
グ切出し回路を持ち切替て使うための方法とし
て、μPに対してWAIT信号を使い、各タイミン
グ切出し回路からEND信号が返るまでμPを
WAITさせる方法が有るが、これはLA内の
READまたはWRITE中はμPがWAITするため
μPの処理能力が上らないという欠点が有つた。
また新たな仕様のLAを追加するとタイミング切
出し回路のハードウエアまで変更しなければなら
ないという欠点があつた。
１つのマイクロプロセツサ（以下μPと略記する）
に接続され、１つの通信制御装置を構成し、さら
にシステム的に中央処理装置（以下CPUと略記
する）に接続されている。LAは収容する回線の
種頼、伝送制御手順が異なると使用する通信制御
用LSIが異なり、従つて各LAによつてLA内のレ
ジスタおよびLSIに対するREADまたはWRITE
動作の時間規定が異なり、最大の時間規定に合わ
せると処理能力が落ちてしまう。また各々に対し
て最適な時間関係を作ろうとすると、何種類もの
タイミング切出し回路が必要となりハードウエア
が増してしまう。またLA内のレジスタ、通信用
LSI及び各種LAに合わせて、複数個のタイミン
グ切出し回路を持ち切替て使うための方法とし
て、μPに対してWAIT信号を使い、各タイミン
グ切出し回路からEND信号が返るまでμPを
WAITさせる方法が有るが、これはLA内の
READまたはWRITE中はμPがWAITするため
μPの処理能力が上らないという欠点が有つた。
また新たな仕様のLAを追加するとタイミング切
出し回路のハードウエアまで変更しなければなら
ないという欠点があつた。
第２図は従来の通信制御装置の構成例を示す。
１はマイクロプロセツサμP、２はLAに対する
READまたはWRITE PULSEタイミングを発生
するための回路（以下TMGと略称する）、３は
通信用シリパラ変換用LSI、４はLA内の各種制
御用レジスタ、５はREADコマンド（以下
READ CMDと略記する）、６はWRITEコマン
ド（以下WRITE CMDと略記する）、７は
WAIT−END信号は、８はタイミング発生回路
に与える基本クロツク、１０はLA内のLSIまた
は制御レジスタを指定するためのアドレスライン
（以下LA−ADR中と略記する）、１１はデータバ
ス、１２はLAに対するREAD−PULSE、１３は
LAにに対するWRITE−PULSE、１４はLAに
対するチツプセレクト信号（以下CSと略記する）
を示す。
READまたはWRITE PULSEタイミングを発生
するための回路（以下TMGと略称する）、３は
通信用シリパラ変換用LSI、４はLA内の各種制
御用レジスタ、５はREADコマンド（以下
READ CMDと略記する）、６はWRITEコマン
ド（以下WRITE CMDと略記する）、７は
WAIT−END信号は、８はタイミング発生回路
に与える基本クロツク、１０はLA内のLSIまた
は制御レジスタを指定するためのアドレスライン
（以下LA−ADR中と略記する）、１１はデータバ
ス、１２はLAに対するREAD−PULSE、１３は
LAにに対するWRITE−PULSE、１４はLAに
対するチツプセレクト信号（以下CSと略記する）
を示す。
第３図に第２図におけるREADコマンド実行
時のタイムチヤートを示す。
時のタイムチヤートを示す。
μP１はREAD CMD５をTMG２に対して出し
た後WAIT状態となる。一方TMG２はμP１から
のREAD CMD５を受信することにより、LAに
対しCS１４、READ−PULSE信号１２を第３図
のタイムチヤートに示す時間関係のものを発生し
送出する。ここでCS１４とREAD−PULSE信号
１２に時間差を持たせているのは、LA内に使用
するLSIの一般的な特性を保証するためのもので
ある。またTMG２は最適なCS１４、READ−
PULSE信号１２の時間関係を作るために、LA−
ADR１０をμP１から受けることにより、パルス
発生回路を切替えていた。READ CMD５は、
TMG２から所定のタイミングでWAIT−END信
号７が返ることにより、はじめてWAIT状態が
解除されるため、この間は外の処理を行なう事が
まつたくできないという欠点が有つた。ここでは
READ動作についてのみ説明したがWRITE動作
についても同様に実行されていた。
た後WAIT状態となる。一方TMG２はμP１から
のREAD CMD５を受信することにより、LAに
対しCS１４、READ−PULSE信号１２を第３図
のタイムチヤートに示す時間関係のものを発生し
送出する。ここでCS１４とREAD−PULSE信号
１２に時間差を持たせているのは、LA内に使用
するLSIの一般的な特性を保証するためのもので
ある。またTMG２は最適なCS１４、READ−
PULSE信号１２の時間関係を作るために、LA−
ADR１０をμP１から受けることにより、パルス
発生回路を切替えていた。READ CMD５は、
TMG２から所定のタイミングでWAIT−END信
号７が返ることにより、はじめてWAIT状態が
解除されるため、この間は外の処理を行なう事が
まつたくできないという欠点が有つた。ここでは
READ動作についてのみ説明したがWRITE動作
についても同様に実行されていた。
（発明の課題）
本発明の目的は従来の上記欠点を解決するため
のもので、μPのマイクロプログラムフイールド
の中にLAを直接制御するためのコマンド群を、
μPの演算指定部フイールドと重ならないでかつ
フイールド長が増えないように用意し、μPを
WAIT状態にすることなく、LAをREAD、
WRITEすることができ、また特別なタイミング
発生回路を複数個用意することなくして、各種
LA及び、LA内の各種LSI、レジスタに最適なタ
イミングでREAD、WRITEでき、かつハードウ
エアを従来よりも大幅に減少させ、μPの処理能
力も向上させる通信制御装置を提供することにあ
る。
のもので、μPのマイクロプログラムフイールド
の中にLAを直接制御するためのコマンド群を、
μPの演算指定部フイールドと重ならないでかつ
フイールド長が増えないように用意し、μPを
WAIT状態にすることなく、LAをREAD、
WRITEすることができ、また特別なタイミング
発生回路を複数個用意することなくして、各種
LA及び、LA内の各種LSI、レジスタに最適なタ
イミングでREAD、WRITEでき、かつハードウ
エアを従来よりも大幅に減少させ、μPの処理能
力も向上させる通信制御装置を提供することにあ
る。
（発明の構成および作用）
第４図は本発明の実施例を示すマイクロプログ
ラムのフイールド、第５図はブロツク図を示して
いる。第５図において、５１はμPの中の演算部
であり、公知のマイクロシーケンサ、演算器
（ALU）からなつている。５２はμPのマイクロ
プログラムを収容しているためのメモリ、５３は
μPが読み出したマイクロインストラクシヨンを
保持しておくためのマイクロインストラクシヨン
レジスタ（以下CMIRと略記する）、５４はデー
タ通信に必要な全ての機能を行なうLA内の通信
用シリパラ変換用LSI、５５はLA内の各種制御
レジスタ、５６はLAに対するREAD−PULSE、
５７はLAに対するWRITE−PULSE、５８は
LAに対するCS、５９はLA内のLSI及び制御レジ
スタを選択するためのLA−ADR、６０はデータ
バスを示す。第５図に示す実施例では、μPは第
４図に示すマイクロプログラムフイールドで動作
しており、内部演算内容指定部（ALU）、演算部
の入力指定部（SRC）、演算結果の格納場所を指
定するデイステイネーシヨン指定部（DES）、内
部制御用コマンド指定部（CMD）、LAに対する
コマンド指定および固定値指定部（LA CMD／
FIX）等のフイールドから成つている。このマイ
クロプログラムの各フイールドは次のような機能
を有している。まずALUフイールドは演算の種
類（代表的なものとしては加算、減算）を指定す
る。SRCフイールドは演算するためのデータを
どこから（例えばどのレジスタから）取り出すか
を指定する。DESフイールドは演算結果をどこ
に格納するかを指定する。CMDフイールドは
種々のコマンドを指定する。このコマンドの中に
はLA CMD／FIXフイールドをLAに対するコマ
ンド指定（LA CMD）フイールドとして使うか、
それとも固定値指定（FIX）フイールドとして使
うかを指定するコマンドが含まれている。LA
CMD／FIXフイールドはLAに対するコマンドま
たは固定値（例えば１、０）が指定される。また
LA CMD／FIXフイールドの切替はCMDフイー
ルドで指定される。各フイールドの内容は１つの
命令を実行している間では変化はなく、次の命令
を実行するとその命令に応じてフイールドの内容
が変化する。さらにLA CMDフイールドはLAを
直接制御するためにLA−ADR、CS、WRITE−
PULSE、READ−PULSEの指示ビツトよりなつ
ている。
ラムのフイールド、第５図はブロツク図を示して
いる。第５図において、５１はμPの中の演算部
であり、公知のマイクロシーケンサ、演算器
（ALU）からなつている。５２はμPのマイクロ
プログラムを収容しているためのメモリ、５３は
μPが読み出したマイクロインストラクシヨンを
保持しておくためのマイクロインストラクシヨン
レジスタ（以下CMIRと略記する）、５４はデー
タ通信に必要な全ての機能を行なうLA内の通信
用シリパラ変換用LSI、５５はLA内の各種制御
レジスタ、５６はLAに対するREAD−PULSE、
５７はLAに対するWRITE−PULSE、５８は
LAに対するCS、５９はLA内のLSI及び制御レジ
スタを選択するためのLA−ADR、６０はデータ
バスを示す。第５図に示す実施例では、μPは第
４図に示すマイクロプログラムフイールドで動作
しており、内部演算内容指定部（ALU）、演算部
の入力指定部（SRC）、演算結果の格納場所を指
定するデイステイネーシヨン指定部（DES）、内
部制御用コマンド指定部（CMD）、LAに対する
コマンド指定および固定値指定部（LA CMD／
FIX）等のフイールドから成つている。このマイ
クロプログラムの各フイールドは次のような機能
を有している。まずALUフイールドは演算の種
類（代表的なものとしては加算、減算）を指定す
る。SRCフイールドは演算するためのデータを
どこから（例えばどのレジスタから）取り出すか
を指定する。DESフイールドは演算結果をどこ
に格納するかを指定する。CMDフイールドは
種々のコマンドを指定する。このコマンドの中に
はLA CMD／FIXフイールドをLAに対するコマ
ンド指定（LA CMD）フイールドとして使うか、
それとも固定値指定（FIX）フイールドとして使
うかを指定するコマンドが含まれている。LA
CMD／FIXフイールドはLAに対するコマンドま
たは固定値（例えば１、０）が指定される。また
LA CMD／FIXフイールドの切替はCMDフイー
ルドで指定される。各フイールドの内容は１つの
命令を実行している間では変化はなく、次の命令
を実行するとその命令に応じてフイールドの内容
が変化する。さらにLA CMDフイールドはLAを
直接制御するためにLA−ADR、CS、WRITE−
PULSE、READ−PULSEの指示ビツトよりなつ
ている。
μPが１つのマイクロプログラムを実行すると、
第４図の構成のマイクロインストラクシヨンが
1step実効ごとにCMIR５３にセツトされる。第
６図にLAをREADする場合のタイムチヤートを
示す。タイムチヤート中のステツプにおいて
LA−ADR５９と、CS５８がLA CMDフイール
ドに指定され、該ステツプをμPが実行すること
により、対応するビツトがCMIR５３に読み出さ
れ、その結果、LAに対して該信号が送出される。
この時CMDフイールドではLA CMD／FIXフイ
ールドをLA CMDに指定している。ステツプ
においてはさらにREAD−PULSE５６のビツト
が追加されて、同様にLAに送出される。ステツ
プ以降においてはLAに対するパルスの時間幅
を保証するため、ステツプと同一のフイールド
の内容をμPのマイクロプログラムでｎ回実行す
る。このｎは、各種LA及び、LA内のレジスタ５
５、LSI５４の特性により、最適値をあらかじめ
決めておき、μPがプログラムで認識している。
ｎ回実行後次のストツプではストツプの内容
に更に、データバスに読み出されたLA内のデー
タをμP内に受け取るためのコマンド（DATA→
μP内部）を同時に指定する。これは“DATA→
μP内部”はSRCフイールドで指定するために同
時に実行可能である。これによりLAからのデー
タをμPの内部レジスタ等へ読み込むことができ
る。ステツプではステツプと同一のインスト
ラクシヨンを実行する。これはLA内のLSI５４
の一般的な特性を保証するためで、特にWRITE
動作の時には必要なものである。
第４図の構成のマイクロインストラクシヨンが
1step実効ごとにCMIR５３にセツトされる。第
６図にLAをREADする場合のタイムチヤートを
示す。タイムチヤート中のステツプにおいて
LA−ADR５９と、CS５８がLA CMDフイール
ドに指定され、該ステツプをμPが実行すること
により、対応するビツトがCMIR５３に読み出さ
れ、その結果、LAに対して該信号が送出される。
この時CMDフイールドではLA CMD／FIXフイ
ールドをLA CMDに指定している。ステツプ
においてはさらにREAD−PULSE５６のビツト
が追加されて、同様にLAに送出される。ステツ
プ以降においてはLAに対するパルスの時間幅
を保証するため、ステツプと同一のフイールド
の内容をμPのマイクロプログラムでｎ回実行す
る。このｎは、各種LA及び、LA内のレジスタ５
５、LSI５４の特性により、最適値をあらかじめ
決めておき、μPがプログラムで認識している。
ｎ回実行後次のストツプではストツプの内容
に更に、データバスに読み出されたLA内のデー
タをμP内に受け取るためのコマンド（DATA→
μP内部）を同時に指定する。これは“DATA→
μP内部”はSRCフイールドで指定するために同
時に実行可能である。これによりLAからのデー
タをμPの内部レジスタ等へ読み込むことができ
る。ステツプではステツプと同一のインスト
ラクシヨンを実行する。これはLA内のLSI５４
の一般的な特性を保証するためで、特にWRITE
動作の時には必要なものである。
第７図は第６図のタイムチヤートに対応したマ
イクロプログラムのフローチヤートを示す。フロ
ーチヤートの信号はタイムチヤートに対応してい
る。、ステツプで“DATA→μP内部”の指定は
前述のLAのデータをデータバスからμP内部へ受
け取るためコマンドを示す。
イクロプログラムのフローチヤートを示す。フロ
ーチヤートの信号はタイムチヤートに対応してい
る。、ステツプで“DATA→μP内部”の指定は
前述のLAのデータをデータバスからμP内部へ受
け取るためコマンドを示す。
以上説明したようにステツプ〜において、
特にステツプ以下のステツプでは、ALU、
SRC、DESのフイールドはLAをREAD、
WRITEするために必要としないため、同時にμP
内部の演算、制御を行なうことが可能である。第
４図の例のようにFIXとLA−CMDフイールドを
兼用して使用する場合はFIXフイールドは使えな
いので一般的は兼用により処理能力が落ちてしま
う可能性があるが、通信制御装置の内部処理にお
いては、LAのREAD／WRITE処理中に固定デ
ータを用いた処理が行なわれることは少なくμP
の処理能力の低下をまねくことは少ない。
特にステツプ以下のステツプでは、ALU、
SRC、DESのフイールドはLAをREAD、
WRITEするために必要としないため、同時にμP
内部の演算、制御を行なうことが可能である。第
４図の例のようにFIXとLA−CMDフイールドを
兼用して使用する場合はFIXフイールドは使えな
いので一般的は兼用により処理能力が落ちてしま
う可能性があるが、通信制御装置の内部処理にお
いては、LAのREAD／WRITE処理中に固定デ
ータを用いた処理が行なわれることは少なくμP
の処理能力の低下をまねくことは少ない。
（発明の効果）
以上説明したように、本実施例ではLAの種類
及びLA内部の通信用LSI及び制御用レジスタの
アクセスするタイミングが異なつても、μP部の
フイールドウエアのみを変える事によつて、任意
の時間を設定することができるため、各LAに最
適時間でアクセスができ処理能力を向上させると
いう利点が有る。さらに従来の様にμPがWAIT
する必要がないためLAをアクセス中に、マイク
ロプログラムのLAアクセス指定と重ならない他
のフイールドを使用して、他の演算及び制御を同
時に行うことができ、その間通信制御処理が先行
して処理できるため処理能力が向上するという利
点が有る。LAを新たに追加する場合には、μP部
のフイールドウエアのみで対処できるのでハード
ウエアの変更が不要である。また従来のように複
雑なタイミング回路を持たずにデータを
READ／WRITEできるため、ハードウエアの構
造が簡略化され経剤的な通信制御装置の実現が可
能となる。さらに回路構造が簡略化され、LAの
仕様変更にハードウエアの変更不要であるため
LSI化に適するという利点が有る。
及びLA内部の通信用LSI及び制御用レジスタの
アクセスするタイミングが異なつても、μP部の
フイールドウエアのみを変える事によつて、任意
の時間を設定することができるため、各LAに最
適時間でアクセスができ処理能力を向上させると
いう利点が有る。さらに従来の様にμPがWAIT
する必要がないためLAをアクセス中に、マイク
ロプログラムのLAアクセス指定と重ならない他
のフイールドを使用して、他の演算及び制御を同
時に行うことができ、その間通信制御処理が先行
して処理できるため処理能力が向上するという利
点が有る。LAを新たに追加する場合には、μP部
のフイールドウエアのみで対処できるのでハード
ウエアの変更が不要である。また従来のように複
雑なタイミング回路を持たずにデータを
READ／WRITEできるため、ハードウエアの構
造が簡略化され経剤的な通信制御装置の実現が可
能となる。さらに回路構造が簡略化され、LAの
仕様変更にハードウエアの変更不要であるため
LSI化に適するという利点が有る。
本発明はマイクロプログラムによる直接制御方
式であるため、フアームウエアを変える事によつ
て任意の回線アダプタに適合可能であり、ハード
ウエア量が少なくてすみ、μPはWAITすること
なくLA制御と他の演算とを同時に実行可能であ
るため、処理の向上を図れるという利点が有るた
め、各種混合仕様のLAを使用する多回線用通信
制御装置に使用すると効果が有る。
式であるため、フアームウエアを変える事によつ
て任意の回線アダプタに適合可能であり、ハード
ウエア量が少なくてすみ、μPはWAITすること
なくLA制御と他の演算とを同時に実行可能であ
るため、処理の向上を図れるという利点が有るた
め、各種混合仕様のLAを使用する多回線用通信
制御装置に使用すると効果が有る。
第１図は通信制御装置のブロツク図、第２図は
従来のμPとLAとのインターフエースを示すブロ
ツク図、第３図は第２図におけるLA READの
タイムチヤートを示す図、第４図は本発明による
マイクロプログラムフイールを示す図、第５図は
本発明の実施例を示すブロツク図、第６図は第５
図におけるLA READタイミングを示すタイム
チヤート図、第７図は第６図に対応したフイーム
ウエア制御フローを示す図である。 １……μP、２……TMG、３，５４……通信用
シリパラ変換用LSI、４，５５……制御レジス
タ、５……READ CMD、６……WRITE
CMD、７……WAIT−END信号、８……基本ク
ロツク、１０，５９……LA−ADR、１１，６０
……データバス、１２，５６……READ−
PULSE、１３，５７……WRITE−PULSE、１
４，５８……CS、５１……演算部、５２……メ
モリ、５３……CMIR。
従来のμPとLAとのインターフエースを示すブロ
ツク図、第３図は第２図におけるLA READの
タイムチヤートを示す図、第４図は本発明による
マイクロプログラムフイールを示す図、第５図は
本発明の実施例を示すブロツク図、第６図は第５
図におけるLA READタイミングを示すタイム
チヤート図、第７図は第６図に対応したフイーム
ウエア制御フローを示す図である。 １……μP、２……TMG、３，５４……通信用
シリパラ変換用LSI、４，５５……制御レジス
タ、５……READ CMD、６……WRITE
CMD、７……WAIT−END信号、８……基本ク
ロツク、１０，５９……LA−ADR、１１，６０
……データバス、１２，５６……READ−
PULSE、１３，５７……WRITE−PULSE、１
４，５８……CS、５１……演算部、５２……メ
モリ、５３……CMIR。
Claims (1)
- 【特許請求の範囲】 １ 回線アダプタをマイクロプロセツサを用いて
制御する通信制御装置において、 該回線アダプタは、回線より入力されるデータ
をマイクロプロセツサに供給する機能およびマイ
クロプロセツサからの指示により回線へのデータ
送出を行なう機能を具備し、 該マイクロプロセツサは１命令語の中に複数の
制御フイールドを有し、少なくとも回線アダプタ
制御に関与する回線アダプタ制御フイールドを具
備し、 該回線アダプタ制御フイールドは回線アダプタ
内の各機能を選択するアドレスデータと回線アダ
プタ内の各種情報を読出するための読出し指示デ
ータと回線アダプタへ各種情報を書込むための書
込み指示データを格納し、 マイクロプロセツサが回線アダプタを制御する
際には、上記回線アダプタ制御フイールドの各ビ
ツトを読出して直接回線アダプタ制御に使用し同
時に回線アダプタ制御中に他の制御フイールドを
用い他の機能の制御を同時に実行可能としたこと
を特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186790A JPS6079847A (ja) | 1983-10-07 | 1983-10-07 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186790A JPS6079847A (ja) | 1983-10-07 | 1983-10-07 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079847A JPS6079847A (ja) | 1985-05-07 |
| JPH0210626B2 true JPH0210626B2 (ja) | 1990-03-08 |
Family
ID=16194629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186790A Granted JPS6079847A (ja) | 1983-10-07 | 1983-10-07 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079847A (ja) |
-
1983
- 1983-10-07 JP JP58186790A patent/JPS6079847A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079847A (ja) | 1985-05-07 |
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