JPH0210450A - キヤツシユメモリの先行フエツチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサ、キャッシュメモリ、主記憶装置を
有する情報処理装置におけるブロック先行フェッチ方式
に関する。

〔従来の技術〕

キャッシュメモリについてはコンピューター・サーベイ
第１４巻３号４７３−５３０ページ（Ｃｏｌｌｐｕｔｅ
ｒ　５ｕｒｖｅｙｓ、Ｖｏｌ、１４．＆３．ｐｐ４７３
−５３０）で詳しく論じられている。キャッシュメモリ
とは主記憶に比べ、容量は小さいが、高速のアクセス（
読み書き）が可能なメモリであり、プロセッサの内部な
いしは近くにおき、プロセッサのアクセスを高速に行う
目的でおかれる。主記憶とプロセッサの間のデータの転
送時間はプロセッサの内部処理時間の数倍になるため、
処理に必要な命令。

データを実行のつと読みだしていたのでは、処理の高速
化は望めない。一方プロセッサは主記憶全体をアクセス
の対象としているが、ごく短時間の間にはそのうちのご
く一部分にアクセスは集中している。そこで主記憶の情
報の一部をキャッシュメモリにコピーし、プロセッサの
アクセスのほとんどをキャッシュメモリとの間で行うよ
うにすると、平均アクセス時間を短縮することが可能と
なる。

キャッシュメモリは記憶をブロックという適当な大きさ
を単位にして管理する。各ブロックはそれぞれ主記憶の
ある箇所と対応し、その箇所のデータの写しを保持して
いる。この記憶部分をデータアレイとよぶ。加えて各ブ
ロックが主記憶のどの箇所に対応しているかはもちろん
動的に変化することが可能であり、その情報もキャッシ
ュメモリに保持されている。この記憶部分をアドレスア
レイとよぶ。

プロセッサのアクセスのほとんどをキャッシュメモリと
の間で行うようにするためには、最近にひんばんにアク
セスされたデータはキャッシュ内におかれるべきである
し、その反対に最近に全くアクセスされていないデータ
は必ずしもキャッシュ内におかれるべきでない、キャッ
シュメモリは上に述べた要求を満たすような制御を行う
。それをリード時を例にとって説明すると次のようにな
る。

キャッシュ内のデータをアクセスしたときにはそのデー
タの属するブロックを保持し続け、キャッシュ内にない
データをアクセスしたときには、その主記憶上のデータ
を含む１ブロツクをキャッシュ内に転送し、その代わり
にキャッシュ内で最近値われていない１ブロツクを追い
出す６次にキャッシュメモリの制御に重要な先行フェッ
チについて説明する。先行フェッチとは、プロセッサが
アクセスしたデータの属するブロックの次ブロックをキ
ャッシュメモリが自動的に主記憶から転送する機能をい
う。近い将来にプロセッサが次ブロックを必要とする可
能性は一般に大きいので、プロセッサの要求を先回りす
ることによって主記憶とのデータ転送のための待ち時間
を短縮し、高速化に役立つものとなる。

〔発明が解決しようとする課題〕

この先行フェッチ機能を使用すると、プロセッサのアク
セスがキャッシュ内にヒツトするヒツト率が高くなり、
主記憶からのデータ転送により発生する時間遅延は減少
するが、同時にデータアレイ周辺のバスの混雑度が上が
り、そのためにプロセッサのアクセスが遅らされ、かえ
って全体の処理速度が低下する場合も起こりうる。とこ
ろで、プロセッサのアクセスは命令であるかないかによ
ってアクセスするアドレスの挙動が異なる。具体的には
命令アクセスのアドレスは直線状に増加する場合が多い
のに対し、命令以外のアクセスについては必ずしも単調
に増大するとは限らない。このような場合には命令アク
セスにのみ先行フェッチを行いたいという要求が考えら
れる。いま述べたように先行フェッチの実施をきめ細か
く行うことは必要であるが、従来、先行フェッチの制御
において、プロセッサのアクセスの内容、すなわち命令
アクセスか命令以外の（データ）アクセスかによって異
なる制御を行う方法は用意されていなかった。

〔課題を解決するための手段〕

そこで、本発明においてはプロセッサからのアクセスの
種類をプロセッサが信号線を使って出力していることを
利用し、その信号をキャッシュメモリが検出し、その検
出結果によって先行フェッチの処理を行うかどうかを選
択する機構を設けた。

〔作用〕

上に述べた手段をとることによって、従来は不可能であ
った命令アクセスのみについての先行フェッチ、または
反対に命令以外のアクセスのみについての先行フェッチ
を行うことが可能となった。

〔実施例〕

以下、図を使用し本発明を実現した例を述べる。

第１図は本情報処理装置の全体図を示す。１０は演算を
制御・実行するプロセッサ、１１はキャッシュメモリ、
１２は主記憶装置である６プロセツサ１０の内部は大別
すると命令を読みだし、その命令の意味を解釈する命令
解釈部１３と、命令解釈部１３の解釈結果に従い命令を
実行する命令実行部１４とに分かれる。命令解釈部１３
と命令実行部１４はいずれもつながれているアドレス線
、データ線を使ってアクセスを行う。

アクセスタイプ線１５はその時にアドレス線、データ線
を使ってアクセスを行っている主体が命令解釈部１３と
命令実行部１４のいずれであるかを示す信号線である。

アクセスタイプ信号１５の従来における利用のされ方の
一例を挙げると、同じアドレスを命令とデータの２重の
意味に用い、命令とデータそれぞれに別のメモリを実装
してシステムを構成する場合、その２種類のメモリのい
ずれかを選択する信号線として用いられる使用法がある
。

キャッシュメモリ素子１１の内部の各部分を以下に説明
する。アドレスアレイ１６はプロセッサ側アドレス線を
介してプロセッサ１０と、主記憶側アドレス線を介して
主記憶装置１２とつながっている。データアレイ１７は
プロセッサ側データ線を介してプロセッサ１０と、主記
憶側データ線を介して主記憶装置１２とつながっている
。アドレスアレイ１６、データアレイ１７は図に示すよ
うに列をなしているが、その列は下位アドレスによって
選択されるように構成されている。特に、下位アドレス
によって特定されるアドレスアレイおよびデータアレイ
が１列でなく複数列となる制御法をセットアソシアティ
ブ方式というが、本実施例においては、４列のセットア
ソシアティブ方式を行う。そのとき、アドレスアレイが
全部でＮ列あるとすると、−度のアクセスで第１列、第
（ｉ　＋　Ｎ　／　４　）列、第（ｉ＋２Ｎ／４）列、
第（ｉ＋３Ｎ／４）列が同時に選択される。アドレスア
レイ１６の各列は上位アドレスＡ、および２種類の１ビ
ツトのフラグ：有効フラグＶ、更新フラグＵからなり、
データアレイ１７の各列は１ブロック分のデータの記憶
部からなる。アドレスアレイ１６の各列について上位ア
ドレスと下位アドレスの組合せによって１つのアドレス
が特定でき、主記憶上で該当アドレスから始まる１ブロ
ック分のデータが、対応する列のデータアレイ１７に格
納されていることを示す、なお有効フラグＶとは該当ア
ドレスについてデータアレイ１７の情報は正しいことを
示すフラグであり、更新フラグＵとは該当アドレスにつ
いてデータアレイ１７の情報は正しいが主記憶１２の情
報は正しくないことを示すフラグである。

ブロックバッファ１８は主記憶装置１２からデータアレ
イ１７にデータを転送するとき一時的にデータを蓄える
バッファ記憶であり、データアレイ１７へのアクセスが
円滑に行われるようにする効果をもつ。コントロールロ
ジック１９はプロセッサ側コントロール線を介してプロ
セッサ１０と。

主記憶側コントロール線を介して主記憶装置１２とつな
がっている。ここでプロセッサ側コントロール線の中に
アクセスタイプ線１５が含まれる。

アクセスタイプ線１５がコントロールロジック１９に入
力されていることは重要である。２０は後述するヒツト
判定を行うための比較器であり、２１はアドレスカウン
タである。

コントロールロジック１９の内部を説明する。

ここでは本発明を説明する上で重要なもののみを示しで
ある。アクセスタイプ検出部２２はアクセスタイプ信号
１５を入力とし、プロセッサ１０のアクセスの種別を検
出する。先行フェッチ起動コントロール部２３は先行フ
ェッチ要求信号２８の制御を行う回路である。先行フェ
ッチ起動回路２４は先行フェッチ動作の起動を行う回路
であり、命令アクセス検出部２２の検出結果２７と先行
フェッチ要求信号２８とを入力とし、先行フェッチ起動
信号２９をメモリアクセスコントロール部２５に出力す
る。メモリアクセスコントロール部２５はキャッシュメ
モリ１１と主記憶装置１２との間のアクセスのコントロ
ールを行う回路である。

ビット判定部２６は比較器２０の比較結果を入力とし、
ヒツト判定の結果を先行フェッチ要求コントロール部２
３とメモリアクセスコントロール部２５に通知する。

本装置におけるプロセッサ１０からのアクセスの実現方
法について述べる。プロセッサ１０がキャッシュメモリ
１１に対しアクセス要求を出すと、コントロールロジッ
ク１９は当該データがデータアレイ１７に保持されてい
るかどうかを調べる。

このとき、保持されている場合をヒツト、保持されてい
ない場合をミスとよぶ、ヒツトかどうかの判定は次のよ
うにして行う、プロセッサ１０が出力した下位アドレス
によってアドレスアレイ１６のうち検索する４列を定め
、各列でその列から読みだした上位アドレスＡと、プロ
セッサ１０の出力した上位アドレスを比較する。また、
各列の有効フラグＶを調べる。そのとき、上位アドレス
が一致し、かつ有効フラグＶが１であるという条件がい
ずれか１列で成立すればヒツトとなる。上位アドレスの
比較は比較器２０で行い、その結果をヒツト判定部２６
に通知する。

キャッシュメモリを使用した装置において、ライトの方
法にはライトスルー法とコピーパック法の２通りがある
。ライトスルー法はライト時に常に主記憶に書き込む方
法であり、コピーパック法は主記憶には書き込まずデー
タアレイ１７に書き込む方法である。コピーパック法で
は主記憶にデータを書き込まないため一時的に記憶内容
に不一致が生じるが、更新フラグＵの使用と以下に述べ
る処理手順を行えば最終的にこの不一致は解消されるこ
とが理解できよう０本実施例においてはライトスルー法
とコピーバック法の両方が同時に使用でき、その両方を
アドレスの領域で分けている。

プロセッサ１０からのアクセスが発生したときの処理手
順について、第２図のフローチャートに従い説明する。

なお、第２図でＭＰＵはプロセッサ１０、ＤＡはデータ
アレイ１７、ＢＢはブロックバッファ１８、ＭＭは主記
憶袋［１２、ｖ、　ｕはそれぞれアドレスアレイ１６内
の有効フラグ、更新フラグを示す。

（スタート）：プロセッサ１０からのアクセスが発生す
ると処理１００へ。

処理１００ニアドレスカウンタ２１にアドレス線のアド
レスを取り込む。アクセスが リードアクセスならば処理１０１へ。

ライトアクセスならば処理１０８へ。

処理１０１：アクセスがキャッシュにヒツトしたならば
処理１０２へ。ミスしたなら ば処理１０３へ。

処理１０２：データアレイ１７がらプロセッサ１０にア
クセスされたデータを転送 し終了。

処理１０３：アクセスされたデータを含む１ブロツクを
主記憶装置１２から運んでく るために、代わりにデータアレイ １７の中で追い出さなければならな い１ブロツクを決定する。そのブロ ックの有効フラグＶと、更新フラグ Ｕが共に１ならば処理１０４へ、そ うでなければ処理１０５へ。

処理１０４：追い出すべき１ブロツクをデータアレイ１
７から主記憶装置１２へ転送 する。処理１０５へ。

処理１０５：アクセスされたデータを含む１ブロツクを
主記憶装置１２からブロック バッファ１８に転送する。アクセス されたデータをブロックバッファ １８からプロセッサ１０に転送する。

アクセスされたデータを含む１ブロ ツクをブロックバッファ１８からデ ータアレイ１７に転送する。データ アレイ１７の転送した箇所に対応す るアドレスアレイ１６の有効フラグ ■を１に、更新フラグＵを０にする。

処理１０６へ。

処理１０６：先行フェッチ起動信号２９が１ならば処理
１０７へ。Ｏならば終了。

処理１０７：アドレスカウンタ２１の値を当初のアクセ
スアドレスに比べ１ブロツク の大きさだけ増やし処理１０１へ。

処理１０８：アクセスがキャッシュにヒツトしたならば
処理１０９へ。ミスしたなら ば処理１１２へ。

処理１０９：アクセスされた領域がコピーパック領域な
ら処理１１０へ。そうでなけ れば処理１１１へ。

処理１１０：プロセッサ１０からデータアレイ１７のヒ
ツトした箇所にデータを書 き込む。そして該当箇所に対応する アドレスアレイ１６の更新フラグＵ を１にして、終了。

処理１１１：プロセッサｌＯからデータアレイ１７のヒ
ツトした箇所、および主記 憶１２にデータを書き込み、終了。

処理１１２：アクセスされた領域がコピーパック領域な
ら処理１１３へ、そうでなけ れば処理１１６へ。

処理１１３：アクセスされたデータを含む１ブロツクを
主記憶袋［１２から選んでく るために、代わりにデータアレイ １７の中で追い出さなければならな い１ブロツクを決定する。そのブロ ックの有効フラグＶと、更新フラグ Ｕが共に１ならば処理１１４へ、そ うでなければ処理１１５八。

処理１１４：追い出すべき１ブロツクをデータアレイ１
７から主記憶装置１２へ転送 する。処理１１５へ。

処理１１５：アクセスされたデータを含む１ブロツクを
主記憶装置１２からブロック バッファ１８に転送する。アクセス されたデータを含む１ブロツクをブ ロックバッファ１８からデータアレ イ１７に転送する。プロセッサ１０ からデータアレイ１７の転送した箇 所にデータを書き込む。そして該当 箇所に対応するアドレスアレイ１６ の有効フラグＶ、更新フラグＵを共 に１にし、終了。

処理１１６：プロセッサ１０から主記憶装置１２にデー
タを書き込み、終了。

なお、先行フェッチのデータはプロセッサ１０が直接要
求したデータではないので処理１０７を行った後の処理
１０２、処理１０５に関してはプロセッサ１０へのデー
タの転送は行われない。

リードのミス発生時から先行フェッチ動作に至るまでの
コントロールロジック１９の内部の動作を説明する。処
理１０１においてリードのミスが発生したという情報を
ヒツト判定部２６から受けると先行フェッチ要求コント
ロール部２３は先行フェッチ要求信号２８を出力する準
備をする。そして処理１０５が終了した時点で先行フェ
ッチ要求コントロール部２３は先行フェッチ要求信号２
８をアサート（信号を１にすること）する。

先行フェッチの動作は処理１０６内の先行フェッチ起動
信号によって起動する。本発明において先行フェッチ起
動信号を生成している先行フェッチ起動回路２４の回路
図を第３図に示す。３０゜３１はそれぞれ命令アクセス
、命令以外のアクセスについて先行フェッチを行うこと
を指定するレジスタであり、それらのレジスタの内容は
プロセッサ１０から設定することが可能である。アクセ
スタイプ検出結果２７は、現在処理中のアクセスが命令
アクセスである間１となっている。３２゜３３、．３４
は２人力のＡＮＤゲートであり、その出力値は２人力の
論理積となる。３５は２人力のＯＲゲートであり、その
出力値は２人力の論理和となる。３６はＮＯＴゲートで
あり、その出力値は入力の論理の反転値となる。

処理中のアクセスが命令アクセスであるときにはレジス
タ３０の値が１であるときのみに先行フェッチ要求信号
２８のアサートが先行フェッチ起動信号２９に伝えられ
る。処理中のアクセスが命令アクセスでないときにはレ
ジスタ３１の値が１であるときのみに先行フェッチ要求
信号２８のアサートが先行フェッチ起動信号２９に伝え
られる。

そして先行フェッチ起動信号２９によってメモリアクセ
スコントロール部２５は先行フェッチ動作に入る（処理
１０６→１０７）、次ブロックのヒツト判定を行い（処
理１０１）、次ブロックがミスしたという情報をヒツト
判定部２６から受けると主記憶装置１２に対し先行フェ
ッチアクセスを開始する（処理１０４または１０５）。

以上によって先行フェッチの起動をプロセッサのアクセ
スが命令アクセスであるかどうかによって独立に設定す
ることかできることを説明できた。

〔発明の効果〕

この情報処理装置を使用することにより、ソフトウェア
の側から命令アクセスと命令以外のアクセスについて、
直接増加性や反復性といったアクセスの挙動を考慮し、
それぞれについて先行フェッチの適用により利得がある
場合に先行フェッチの実施を行い、それによりプロセッ
サの処理速度を−層高めることが可能となる。

【図面の簡単な説明】

第１図は本発明で用いられる装置の全体図、第２図はプ
ロセッサからのアクセスの処理手順、第３図は第１図の
うち先行フェッチ起動回路の回路図である。 １０・・・プロセッサ素子、１１・・・キャッシュメモ
リ素子、１２・・・主記憶装置、１３・・・命令解釈部
、１４・・・命令実行部、１５・・・アクセスタイプ信
号。 １６・・・アドレスアレイ、１７・・・データアレイ、
１８・・・ブロックバッファ、１９・・・コントロール
ロジック、２０・・・比較器、２１・・・アドレスカウ
ンタ、２２・・・アクセスタイプ検出部、２３・・・先
行フエット要求コントロール部、２４・・・先行フェッ
チ起動回路、２５・・・メモリアクセスコントロール部
、２６・・・ビット判定部、２７・・・アクセスタイプ
検出結果、２８・・・先行フェッチ要求信号、２９・・
・先行フェッチ起動信号、３０・・・命令アクセスにつ
いて先行フェッチを行うことを選択するレジスタ、３１
・・・命令以外のアクセスについて先行フェッチを行う
ことを選択するレジスタ、３２，３３゜３４・・・ＡＮ
Ｄゲート、３５・・・ＯＲゲート、３６・・・第 凹

Claims (1)

【特許請求の範囲】
1. １、主記憶装置とブロック単位で情報の授受を行うキャ
   ッシュメモリをもつ情報処理装置において、プロセッサ
   からアクセスされたデータが属するブロックの次のブロ
   ックがキャッシュメモリに存在しないときに上記次のブ
   ロックを主記憶から転送する先行フェッチ機能をもつ場
   合、プロセッサが信号線を使つて出力したアクセスの種
   類に関する情報を検出し、先行フェッチを行うか行わな
   いかの選択を、プロセッサの要求が命令アクセスである
   か命令以外のアクセスであるかの２種類について、それ
   ぞれ独立に設定する機能をもつことを特徴とするブロッ
   ク先行フェッチ方式。