JPH0194599A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、固定欠陥ビットや動作中に生じたビット故
障をカウントするカウンタ回路を備えた半導体記憶装置
に関するものである。

〔従来の技術〕

近来、半導体記憶装置は、高集積化に伴うソフトエラー
或はセル構造上からくる、データの繰り返し書き込み／
消去に伴うセルの破壊等による誤動作対策として、誤り
検出・訂正（１！！ｒｒｏｒ　Ｏｈｓａｋｉｎｇ　＆１
ＥＬ（ｌ　０ｏｒｒ＠ｏｔｉ：ｕｇｏ以下ｌＣＯＯと称
す）機能をもつ、いわゆるｌＣＯＯ回路を同一半導体基
板上に備えたものが多い〇 第５図は、このような従来のＩＩ！ｌ！ｉＦＲＯＭ　　
の−実施例を示す回路ブロック図、第６図はメモリセル
の断面図、第７図は検査ビット生成回路論理図、第８図
は１ｃ００回路論理図であり、図において、（１）は主
データ記憶用メモリセルアレイ（１＆）と、検査データ
記憶用メモリセルアレイ（ｘｂ）とから成るメモリセル
アレイ、（２）はＸアドレスバッファ、（３）はＸデコ
ーダであり、入力信号ＫＯ”　”ｌはＸアドレスバッフ
ァ（２）で検出・波形整形・増幅され、これを受けたＸ
デコーダ（３）によって、主データ記憶用メモリセルア
レイ（１＆）の所定の下記ワード線が選択される。（４
）はＸアドレスバッファ、（５）はＸデコーダ、（６）
は！ゲート回路であり、入力信号！。ＮＹ！ｌｌはＸア
ドレスバッファ（４）で検出・淳形整形・増幅され、こ
れを受けたＸデコーダ（５）によって、！ゲー　ト（６
）を介して主データ記雷用メモーリセルアレイ（１＆）
の所定の下記ビット線が選択される。（７）はデータが
入出力されるデータビン、（８）は入力バッファであり
、データビン（７）から入力されたデータ（Ｄ０〜Ｄ７
）は、入力バッファ（８）で検出・波形整形・増幅され
、！ゲート回路（６）を介して主データ記憶用メモリセ
ルアレイ（１ａ）の下記ビット線に伝えられ、下記コラ
ムラッチ高圧スイッチにラッチされる。（９）は検査ビ
ット生成回路であり、入力バッファ（８）から出力され
たデータを検査して４ビツトの検査ビットデータＰ１〜
Ｐ４を生成する。そうして、検査ビットデータＰ１〜Ｐ
４は、！ゲート回路（６＞　ヲ介して検査データ記憶用
メモリセルアレイ（１ｂ）の下記ビット線に伝えられ、
下記コラムラッチ高圧スイッチにラッチされる。αＧは
センスアンプであり、！ゲート回路（６）を介して読み
出されるメモリセルアレイ（１）中のデータを検出し増
幅する。Ｉはχ００回路であり、センスアンプαＯを介
シて読み出されたデータを検査し、若し１ビツトの故障
ビットが生じているときには、自動的に検出して訂正す
る。■は出力バッファであり、］！！００回路αυよ回
路力されるデータは出力バッファ（２）を経てデータビ
ン（７）より外部へ出力される。０は制御信号バッファ
、０着は読み出し／書き込み制御回路、（２）は情夫／
プログラム制御回路、（至）は高電圧発生回路−α力は
読み出し制御回路であり、これらの１ｉｌｌＦＩ鴇（至
）〜０は、チップ・イネイブル信号ｉ、出力イネイプル
信号ｉ・ライト・イネイブル信号５等に応じて、メモリ
モルアレイ（１）中のデータを読み／書き／出力させた
り、チップを動作状憩／待機状態にしたりするだめの制
御回路である。（至）はコラムラッチ高圧スイッチであ
り、上記のように、入力データＤ０〜Ｄ７及び検査ビッ
トデータＰ１〜Ｐ４をラッチするとともに、プログラム
時に下記ビット線へ、消去時に下記コントロールゲート
線へ高電圧を印加する。翰はワードライン高圧スイッチ
であり、プログラム／消去時に下記ワード線へ高電圧を
印加する。（９１）は検査ビット生成回路（９）の排他
的論理和回路（ＫＸＯＲ回路）、（１０１）はメモリセ
ル、（１０２）　　ハ選択トランジスタ、（１０３）は
メモリトランジスタであり、各トランジスタ（ｌｏ２）
　、　（１０３）によってメモリセル（１ｏｌ）を構成
する。□（１０４）はメモリトランジスタのドレイン及
び選択トランジスタのソース、（１０５）はメモリトラ
ンジスタ（１０３）の７０−ティ４ングゲートである。

各回路（ユ２１）〜（１２４）は共に２００回路（２）
を構成するものであり、（１２１）は入力ビットと検査
ビットを検査するための排他的論理和回路（］！！ＸＯ
Ｒ回路＞　、（１２２）はインバータ、（１２３）は論
理積回路（ＡＮＤ回路）　、（１２４）はビット誤りを
訂正するためのＩ！ＸＯＲ回路、ＷＩＪはワードｓ　、
”ｒ−ｒはビット線、ｏａｒ、　ハコントロールゲート
線である。

次に、］Ｉ＋ｌＰＲＯＭの動作について下記の順、■、
メモリセルにおける消去及びプログラム動作。

■、データの書き込み動作。

■、データの読み出し動作◎ に従って説明する。

■　メモリセルにおける消去及びプログラム動作メモリ
セル〜（１０１）は第６図の断面図に示すような構成と
なっており、メモリトランジスタ（１０３）のゲートは
絶縁層（図示せず）で覆われた二層構造となっている。

そうして、７０−ティングゲート（１０５）に正・負の
電荷を蓄積することによってメモリトランジスタ（却３
）のしきい値電圧を変化させ、’Ｏ’　、　’ｌ’の２
値データを記憶させている。

フローテイングゲー）　（１０５）とメモリトランジス
タのドレイン及び選択トランジスタのソース（１０４）
が対向する部分の一部の絶縁層は、非常に薄い酸化膜で
形成されておシ、この部分を通じて電子をトンネルさせ
る。

消失動作とは、フローテイングゲー）　（１０５）に電
子を注入してメモリトランジスタ（ｗ３）のしきい値電
圧を高一方にシフトさせ、データ１１１を記憶させるこ
とをいい、ＢＬを接地電位とし、ＷＬとＯＧＬ　Ｉｃ高
電圧を印加して達成される。

プログラム動作とは、フローティングゲート（１０５）
から電子を引き抜いてメモリトランジスタ（１０３）の
しきい値電圧を低い方にシフトさせ、データ１０１を記
憶させることをいい、ＱＧＬを接地電位とし、ＷＬとＢ
Ｌに高電圧を印加して達成される。

■、データの書き込み動作 まず、信号品及び会が入力されると、制御回路（至）〜
ωのラインが形成される。

そうして、Ｘアドレスバッファ（２）及びＸデコーダ（
３）を経て入力される信号によってｗ’ｌが選択され、
Ｘアドレスバッファ（４）　、　Ｘデコーダ（５）及び
！ゲート回路（６）を経て入力される信号によってＢＩ
、が選択される。

そこで、８本のデータビン（７）を介してデータＤ。

〜Ｄ７が入力されると、入力バッファ（８）、　Ｙゲー
ト回路（６）を経て主データ記憶用メモリセルアレイ（
１，）のＢＩ、に伝えられ、コラムラッチ高圧スイッチ
（至）にラッチされる。

一方、入力バッファ（８）の出力は検査ビット生成回路
（９）にも入力され、ここで４ビツトの検査ビットデー
タが生成されて、！ゲート回路（６）を経て検査データ
記憶用メモリセルアレイ（１ｂ）のＢＬに伝えられ、コ
ラムラッチ高圧スイッチ（至）にラッチされる。

ここで、入力データＤ０〜Ｄ７から検査ピッドデータＰ
１〜Ｐ４を生成するのは、例えば第７図に示すように、
データＤ０〜Ｄ７を入力する８本の信号線のうち、４本
若しくは５本の１１０１回路（９１）で生成される。

例えば、入力データＤ０〜Ｄ７が順に（０，Ｌ、ｏ。

１　＊　Ｏｅ　ｌ　ｓ　Ｏｅ　１）であるとすれば、検
査ピットデータＰ１〜Ｐ４は順に（０，１，Ｌ、ｌ）と
なる。アドレス及びデータのラッチが完了すると、コラ
ムラッチ高圧スイッチ（至）及びワードライン高圧スイ
ッチα９に高電圧が供給されて、メモリセルアレイ（１
）が活性化される。そうして、上記メモリセルにおける
情夫／プログラムの動作の要領に従って、所望のメモリ
トランジスタにデータが書き込まれる。

■、データの読み出し動作 まず、信号品及び示が入力されると、制御回路Ｑ３．α
４，０のラインが形成され、センスアンプαＧと出力バ
ッファυが活性化される。

そうして、Ｘアドレスバッファ（２）及びＸデコーダ（
３）を経て入力される信号によってＷＩ、が選択され、
Ｘアドレスバッファ（４）、！デコーダｒ５）　及び！
ゲート回路（６）を経て入力される信号によってＢＬが
選択されると、メモリトランジスタ内の所望のデータＤ
ｏ＃Ｄ７　　、　ｐ１〜ｐ４が、ＢＬ、Ｙゲート回路（
６）及びセンスアンプαＧを経てｍｇａ回路０へ入力さ
れる。

即ち、データＤ０〜”７　ｙ　ｐｌ〜Ｐ４は、ＩＦき込
み時に検査ビット生成回路（９）で選択したものと同じ
組合せで、まずＫ１０１回路（１社）に入力される。と
ころが、検査ピットデータＰ１〜Ｐ４は、それぞれに対
応する入力データ（例えばＰｌの場合は”Ｏｓ　”１　
＃　Ｄ２　＃　”３　）の１１１の数を予め偶数となる
ように決めたのであるから、メモリトランジスタ（１０
３）に故障を生じていなければ、ｌＸＯＲ回路（１２１
）の一方の出力Ｍ１〜Ｍ４はスヘて１Ｌルベルとなシ、
他方のインバータ（１２２）を介した反転出力「〜ｎは
すべて１Ｈルベルとなる。すると、次段のＡＮＤ回路（
１２３）の出力はすべて１′Ｌルベルとなり、結局、最
終段の１１０１回路（１ル）の出力り。＆〜Ｄ７ｍとし
ては、すべて入力データＤ０〜Ｄ７がそのｔま出力され
ることになる。

次に、メモリトランジスタの中の１個が故障して１ビツ
ト、例えはデータＤ３が、本来″ｈ１１となるべきもの
が１０１となって人力された場合を考える。

そうすると、ｌＸＯＲ回路（１２１）のうち、ｌｌ１Ｘ
ＯＲ１の入力データは（０、１、Ｏ、Ｏ、Ｏ）、　ｌＸ
０Ｒ４の入力データは（１，０，０，１，１）となシ、
出力Ｍ１　、　Ｍ４はいずれも１Ｈ９レベル、出力＆１
１１Ｍ４はいずれも１Ｌルベルトする。出力Ｍ２　、　
Ｍ５はデータＤ３の入力かないので、いずれも１Ｌルベ
ルとなる 従って、次段のＡＮＤ回路（１２３）においては、人Ｎ
Ｄ４の入力データが（１ｗ　ｘ　ｚ　１＃　１）となる
ので出力は１Ｈｊ＋レベルとなるか、他のＡＮＤ回路の
出力はすべて１Ｌルベルとなる。

ＡＮＤ回路（１２３）の出力が１Ｌルベルであれば、次
段のＩＩ！ＸＯＲＩＣ００回路出力は、もう一方の入力
信号、即ちデータＤＯＭ−Ｄ７と同相のレベルが出力さ
れる。

この例においては、ＡＮＤＪを除くすべてのＡＮＤ回路
の出力が１Ｌルベルであるから、出力Ｉ’ｏａ〜Ｄ２ｍ
及び１４ａ　〜Ｄ７ａとしては、入力データＤｏ〜Ｄ２
及びＤ４〜Ｄ７がそのまま出力される。

一方、出力Ｄ３ａとしては、ＡＮＤＪの出力が１Ｈ“レ
ベルであるから、ｌＸ０Ｒ１３に入力される他方のデー
タＤ３の反転されたものとなる。

このようにして、故障したメモリトランジスタのデータ
Ｄ３は２００回路■において検出・訂正され、出力８７
７７回路■を経て、入力された時と同じデータＤ０〜Ｄ
７がデータピン（７）から出力される。

なお、上記の説明ではメモリセルアレイ（１）へ−緒に
書き込んだデータ（”ｏ〜Ｄ７及びＰ１〜Ｐ４）の１２
ビツトの中で、データＤ□ＮＤ７の１個にピット誤シを
生じた例を示したが、データＰ１〜Ｐ４の１個にピット
誤シを生じてもカウンタ回路−ではカウントされ、Ｂｏ
ｏ回路但からは正常なデータＤ０〜Ｄ７が出力される。

〔発明が解決しようとする問題点〕

従来のＫＫＦＲＯＭは上記のように構成されているので
、同一バイト内でのピット故障が１ビツトまでであれＨ
ｍｏｏ回路において検出、訂正され、ピット故障は救済
されるが、１チツプ内の何バイトが２００回路によって
救済されているのかを把握することはできなかった。

つまシ、例えは記憶容量６４キロビツトのＥ！ＩＣＦＲ
ＯＭについて考えると、８１９２バイトの容量であるか
ら、上記のＩＣ００回路が内蔵されているものとすれば
、メモリトランジスタの故障個数が８１９２個の場合（
ＯＡＳＩＩ）、１０個の場合（０ＡＳＩＯ２）又は０個
の場合（ＯＡ！９１３　）のいずれの場合であっても、
そのピット故障は検出・訂正されるので、そのまま正常
なものとして使用はできるが、従来はこの実態を把握で
きなかった訳である＠ 上記の場合、見かけ上はいずれも正常であっても、０Ａ
ＳＩＯＩでは、この後メモリトランジスタは１個の故障
も許されず、ｏＡｓΣ２では８１８２個まで、０ＡＳＩ
　３では８１９２個までの故障が許される状態にあシ、
各ｍｍｐＨ□Ｍの信頼性に大きな差を生じていることに
なる。

ところが上記のように、メモリトランジスタにデータの
書き込み／消去を繰シ返すと、その破壊を生じ易くなる
ことは、現状では構造上、ある程度は避けられず、若し
、上記０ＡＳＩＩ乃至ＯＡＳ］Ｉｉ３のような状態を把
握してその１！ｉＫＦＲＯＭの信頼性を評価できれは、
その後の継続使用の可否を判断したシ、設計或は製造プ
ロセス面での改善を図る上からも極めて有効々情報が得
られることになる。

この発明は上記のような問題点を解決するためになされ
たもので、Ｅ００回路によって訂正されたピット誤シが
カウントされ、必要に応じて、このカウントされた情報
を外部から容易に読み出すことのできる■ＦＲＯＭを得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、メモリセルから読み
出した信号についてビット誤シを検出し訂正する回路か
ら、ピット誤りが訂正される度毎に発生する信号を受け
てカウントするカウンタ回路を備えるようにしたもので
ある。

〔作用〕

この発明においては、ビット誤シが訂正される度毎にそ
の回数がカウンタ回路によってカウントされることによ
シ、その半導体記憶装置の故障メモリセルの個数が把握
される。

〔発明の実−雄側〕

第１図は、この発明のｌＩＣＰＲＯＭの一実施例を示す
回路ブロック図、第２図はカウンタ回路の一実施例を示
す図、第３図はカウンタ回路のデータの読み出しとメモ
リトランジスタのデータの読み出しを制御する回路の一
実施例を示す図１第４図はカウンタ回路の出力タイミン
グチャートであシ、（１）〜（至）及び記号は上記従来
例におけるものと同−又は相当のものである。

図において、■はビット誤シが訂正された信号をうけて
カウントするカウンタ回路であシ、読み出し制御回路α
力からの信号（ｚｏｏ、１ｏｏ）を受けて、その出力は
出力バッファ（２）及びデータビン（７）　ヲ経て外部
に読み出せるようになっている。（２０１）はカウンタ
回路ブロック、（２０２）は否定論理和回路（Ｎ。

８回路）　、（２０３）　〜（２０５）は否定論理積回
路（ＨＡＮＤ回路）、（２０６）〜（２０９）はインバ
ータ、（２１０）〜（２１５）はトランスファ’！　−
）　、Ｑｐ　＊　ＱｎはそれぞれＰチャンネル型とＮチ
ャンネル型のＭＯＳ　）ランジスタであシ、各トランス
フアゲ−）　（２１０）〜（４５）を構成する＠また、
カウンタ回路ブロック（２０１）は各回路（２０４）　
。

（２０５）　、　（２０Ｂ）〜（２１３）　　から構成
され、カウンタ回路−はカウンタ回路ブロック（２０１
）とトランスフアゲ−）　（２１４）　＊　（”’）か
ら構成されるものである。

なお、第２図のカウンタ回路図には、出力可。

Ｕ２　　を発生する回路ブロック図までを示し、同様に
構成される出力６〜ｒｉ８を発生する回路図は省略して
あシ、第３図のデータ読み出し制御回路図には、出力１
を読み出す回路図のみを示し、同様に構成される出力ｒ
ｉ２〜６を読み出す回路図は省略してあシ、更に、第４
図のタイミングチャートには出力Ｕ１〜Ｕ３のものまで
を示し、出方６〜６のものは省略しである。

上記のように構成されたＩｌＣｌｌｉＦＲＯで、１１ｉ
００回路によって訂正されたビット誤シの発生回数を読
み出す場合には、先ずＲ５５ｅｔ信号を１Ｌルベルとし
、次いで信号ＯＥ及び０１！！を入力して制御回路υ、
　（１４）　。

αりのラインを形成し、センスアンプＣ１Ｏ、出力バッ
ファ■及びカウンタ回路ｊを活性化して、カウンタ回路
−を救済ビット数カウントモードにする。

そうすると、罰”ｉＴＥ信号が、′Ｌルベルから１Ｈ＃
レベルになる。Ｒ＠ｓｅｔ信号′が’Ｌ’レベルの間は
、カウンタ回路ブロック（２ＤＸ）の出力６〜Ｕ８はす
べて％Ｌルベル（カウント数が零の状態）になっている
。

そこで、Ｘアドレスバッファ（２）及びＸアドレスバッ
ファ（４）から信０号を入力して、チップ内のすべての
アドレスに記憶されているデータを読み出すこととする
。

ところが、読み出された成るアドレスのデータが、メモ
リトランジスタに故障ビットがあったため、］！＋ＯＯ
回路で検出・訂正されて出力されたものであるとすれば
、上記従来例について第８図をもとに説明したように、
この場合には、ＩＣＸＯＲ回路（１２１）　、　ＩＣｌ
０Ｒ１〜ＩＩ！Ｘ０Ｒ４の出力Ｍ１〜Ｍ４のうち少なく
とも１つが必ず１「レベル（第４図タイミングチャート
の「２バイト目読み出し部」に相当）となる０従って、
このデータを受は取ったＮＯＲ回路（２０２）　、　　
Ｎ０Ｒ１の出力は１Ｌ＃レベルとなシ、ＮＡＮＩ）回路
（２０３）　ｔインバータ（２０６）　、　（２０７）
を経て出方も、むけそれぞれ’　Ｌ　’　ｐ　’　Ｈ’
レベルとなシ、この信号は第１番目のカウンタ回路ブロ
ック（２０１）のトランスファゲート（２１０）〜（２
１３）を構成するトランジスタＱｐ、Ｑユのゲートへ入
力される。しかし、Ｑｐに１Ｌルベルが、ＱｎＩ／Ｃ’
Ｈ’レベルが入力されたトランス７アゲート（２１１）
　ｔ　（２１２）だけが導通状態、トランス７アケー　
）　（２１０）　、　（２１３）は非導通状態となるの
で、ＮＡＮＤ回路（２０４）の出力は１Ｈルベルとなシ
、インバータ（２０８）の入力は％Ｈルベル、出方は％
Ｌ＃レベルとなる。従って、ＮＡＮＤ回路（２０５）の
一方の入力は１Ｌルベルとなシ、他方にはＲｅ５ｅｔラ
インから％　ａ＃　レベルが入力されているので、出力
は１Ｈルベルとなシ、インバータ（加９）によって反転
されて、出力「１は１Ｌルベル、出力Ｕ１は１「レベル
となる。そうして、出力Ｍ１〜Ｍ４がすべて％　ＩＪ＃
レベルへ戻ｂ、ＮＯＲ回路（２０２）の出力が１Ｈルベ
ルとなっても、これらの出力む、■ルーベルは保持され
る。

カウンタ回路ブロックの出力は、順次接続されている他
のカウンタ回路ブロックのトランスファゲートに入力さ
れて、上記と同様の動作をする。

次にまた、出力Ｍ１〜Ｍ４のいずれかか１Ｈルベルとな
ｐ　ＮＯＲ回路（２０２）の出力が１Ｌルベルになると
、上記と同様の動作によって出力ざ１は１Ｌルベルトな
り、出力σ２は１「レベルとなる。そうして、次にＮＯ
Ｒ＠路（２０２）の出力か１Ｌ９レベルになるまでとこ
れらの出力Ｔ’１　＊　”２レベルは保持される。

次に、ＮＯＲ回路（２０２）の出力が１Ｌルベルになる
と、出力１は１Ｈルベル、出力のも１Ｈルベルとなる。

即ち、出力Ｕ１はＮＯＲ回路（２０２）の出力が″″Ｈ
Ｈルベル１Ｌルベルへ立下る毎に″’Ｌ’レベルと１Ｈ
ルベルを繰シ返し、出力６は、出力もが１Ｈルベルから
１Ｌルベルへ立下る毎Ｋ　％　ｕ　＃レベルと１Ｌルベ
ルを繰シ返すことがわかる。以下、出力５〜ｒＴ８も同
じように、前段のカウンタ回路ブロックの出力が１Ｈ″
レベルから１Ｌルベルになる度毎に１Ｈルベルと１Ｌル
ベルを繰シ返す、いわゆるカウンタ回路となる。

このようにしてチップ全体のデータを読み出し、ＮＯＲ
回路（２０２）の出力が４回１Ｌルベルになった（第４
図の０部分）とすると、出力６〜６はそれぞれ１Ｈ′、
″　’、’Ｌ’、即ち＠ｌ＃　、　％　＃　、　％Ｏｅ
となＯ シ、カウンタ翰は救済されたビット数が４ビツトあるこ
とを記憶する。

そうして１読み出し制御回路αηからカウンタ回路−へ
入力される、第３図に示すＩ＋！００信号が％Ｈルベル
（救済ビット数カウントモード）になると、その反転出
力であるＩτ信号゛はｑ″ＬＬルベルシ、トランス７ア
ゲート（瓜５）は導通状態、トランス７アゲー）　（２
１４）は非導通状態となる。このようにして、カウンタ
回路ｊに記憶されたデータ１は出力２７７７口を経てデ
ータビン０よシ外部へ読み出される〇 なお、上記のように、第４図ではものデータを読み出す
場合を図示したが、データ６とＤｏａ　＃　”２とＤ１
＆、・・・・・・６とＤ７ａを組合せれば、１〜６のデ
ータ（全ての訂正されたピット数）を読み出せることは
いうまでもない。

上記実施例では、カウンタ回路ωがＫＦｉＰＲＯＭの他
の回路と同一チップ上に形成されたものを示したが、別
個に形成されたものであってもよく、更に、上記実施例
ではＫＩＰＲＯＭにカウンタ回路を設けたものについて
説明したが、１！！ＦＲＯＭ或はＯＴＰ　（ＯｎｅＴｉ
ｍｅ　ｐｒｏｇｒａｍｍ＆ｂｌ＠　）　Ｒｏ＆＆であっ
てもよく、又、ＤＲＡＭ　或はｌｉｉＲＡＭであっても
上記実施例と同様の効果が得られる。

〔発明の効果〕

上記のようにこの発明においては、ＩＣ００回路を備え
た半導体記憶装置において、訂正されたビット誤シの数
をカウントするためのカウンタ回路を設けたので、半導
体記憶装置の信頼性を評価したシ、設計或は製造プロセ
ス面での改善が図れる有効な情報を得られる効果がある
０

【図面の簡単な説明】

第１図はこの発明のＩＣＩＣＰＲＯＭの一実施例を示す
回路プ党ツク図、第２図はカウンタ回路の一実施例を示
す図、第３図はカウンタ回路のデータの読み出シトメモ
リトランジスタのデータの読み出しを制御する回路の一
実施例を示す図、第４図はカウンタ回路の出力タイミン
グチャート、第５図は従来のＫＫＦＲＯＭの一実施例を
示す回路プ四ツク図、第６図はメモリセルの断面図、第
マ図は検査ビット生成回路論理図、第８図はＩｃｏＯ回
路論理図である。 図において、（１）はメモリセルアレイ、（１ｍ）は主
データビン、（８）は入力バッファ、（９）は検査ピッ
ト生成回路、ａＧはセンスアンプ、０はＩＱＯ回路、■
は出力バツ７ア、翰はカウンタ回路、（傾１）はメモリ
セルである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）メモリセルから読み出した信号について、ビット
   誤りを検出し訂正する回路を備えた半導体記憶装置にお
   いて、上記回路から、ビット誤りが訂正される度毎に発
   生する信号を受けてカウントするカウンタ回路を備えた
   ことを特徴とする半導体記憶装置。
2. （２）カウンタ回路は、外部からの信号によつて、カウ
   ントしている情報を出力することを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。
3. （３）カウンタ回路は、外部からの信号によつて、カウ
   ンタ回路の記憶情報が消去された後カウント動作をし、
   メモリセルのデータが読み出された後カウントされた情
   報を出力することを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。
4. （４）カウンタ回路は、メモリセルと同一の半導体基板
   に形成されたものであることを特徴とする特許請求の範
   囲第１項乃至第３項記載の半導体記憶装置。
5. （５）カウンタ回路は、メモリセルとは別個の半導体基
   板に形成されたものであることを特徴とする特許請求の
   範囲第１項乃至第３項いずれかに記載の半導体記憶装置
   。