JPH0191459A - 半導体スイッチング素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本発明は、アノードショート構造を有する半導体スイッ
チング素子に関し、上記アノードショート構造のアノー
ドショート間隔ｄをキャリアの拡散長しの略２倍もしく
はそれ以下に狭める（ｄε２Ｌ）ことにより、ライフタ
イムキラーを導入することなく、高速スイッチングを可
能にしたものである。

〔産業上の利用分野〕

本発明は、例えばＳＩ（静電誘導）サイリスタ、ＧＴＯ
等の各種サイリスタを初めとする半導体スイッチング素
子に係り、特にはそのアノードショート構造の改良に関
する。

〔従来の技術〕

上述したような半導体スイッチング素子においては、そ
のターンオフ時間を短縮しスイッチング損失を低減させ
る目的で、いわゆるアノードショート構造を取入れてい
るものがある。その−例として、従来のブレーナ型Ｓｌ
サイリスタの概略断面構成を第７図に示す。

同図に示したＳＩサイリスタは、ｎ−形半導体層からな
るベース層１にｐ゛形半導体層からなるゲート２を埋込
み、その上にｎ＋形半導体層からなるカソード３を形成
した、いわゆる埋込みゲート構造を有している。なお、
ゲート２はその一部のみを図示したが、その図示された
互いに隣り合う２つの領域（ｐ″領域）間にも、多数の
ｐ″領域が図の表面と平行に互いに所定間隔で埋込まれ
ており、それらｐ″領域に挟まれたｎ−９５域にチャネ
ル（破線で示された部分）が形成される。また、ゲート
２にはコンタクト用の凹部４を介してゲート電極５が形
成されると共に、カソード３上にはカソード電極６が形
成されている。

一方、ベース層１の反対側の面には、ｐ゛形形溝導体層
らなるアノード（アノード領域、）７とｎ形半導体層か
らなるアノードショート領域８とをアノード電極９上に
交互に配設してなるアノードショート構造を有している
。ここで、ショート率（アノードショート領域８の幅／
アノード７の幅）は例えば２０〜３０％程度に設定され
、またアノードショート間隔（互いに隣り合う２つのア
ノードショート領域８間の距離）ｄは数１００μｍ程度
となっている。

このようなアノードショート構造においては、電子に対
するポテンシャルがアノード（ｐ’″領域）７よりもア
ノードショート領域（ｎ　ｊＮ域）８で低くなる。この
ため、ターンオフ時、ベース層１内をカソード３側から
アノード７側に流れて来た電子は、アノードショート領
域８を介しアノード電極９に流れ込むことができる。よ
って、アノードショート構造を持たないものと比較して
、ターンオフ時間を大きく短縮することができる。

〔発明が解決しようとする問題点〕

従来、上述したようにアノードショート構造を実際に形
成するにあたっては、ショート率だけが十分に考慮され
、アノードショート間隔ｄについてはほとんど考慮され
ていなかった。そのため、アノードショート間隔ｄとし
ては上述したような数１００μｍ程度のものしか知られ
ておらず、これはキャリアの拡散長しの３〜１０倍とい
う大きな値であった。なお、Ｄをキャリアの拡散係数、
τをキャリアのライフタイムとすると、拡散長しは１で
表わすことができる。

このうようにアノードショート間隔ｄが広いと、当然に
７ノード７の幅も広くなる。すると、第７図に示すよう
に、ベース層ｌ内をドリフト速度Ｖ、で移動してアノー
ド７の中央付近に到達した電子は、幅の広いアノード７
の前面に長く滞りやすく、すなわちアノード７の面方向
に沿って非常に遅い拡散速度Ｖｋ　（（ｖａ　）で移動
してから、アノードショート領域８を介してアノード電
極９に引抜かれる。この場合、電子の拡散速度■３はド
リフト速度Ｖ、と比較しても非常に遅く、しかもアノー
ド７の幅が広いため、電子がアノード電極９に引抜かれ
るまで比較的多ぐの時間を要し、よってスイッチング速
度には自ずから限界が生じることになった。

そこで、上記のアノードショート構造に加え、例えばＡ
ｕやｐｔ等の不純物をライフタイムキラ　−１０として
導入することにより、スイッチング速度の向上を図った
ものもある。しかし、このようなライフタイムキラー１
０を導入すると、オン状態においてキャリアが減少し、
逆に抵抗が増加する。そのため、スイッチング速度は向
上するが（例えばターンオフ時間２μｓｅｃ程度）、オ
ン電圧が増加し、更にリーク電流も増加してしまうとい
う問題点があった。このような問題は、Ｓｌサイリスタ
以外の各種の半導体スイッチング素子についても同様に
生じるものである。

本発明は、上記問題点に鑑み、オン電圧およびリーク電
流を増加させることなく、スイッチング速度の著しい向
上を可能にした半導体スイッチング素子を提供すること
を目的とする。

〔問題点を解決するための手段〕

本発明の半導体スイッチング素子は、アノードショート
構造におけるアノードショート間隔ｄをキャリアの拡散
長りのほぼ２倍に等しいか、あるいはそれ以下（ｄ＜２
Ｌ）としたことを特徴とするものである。

〔作　　　用〕

アノードショート領域はアノード領域よりもキャリア（
電子）に対するポテンシャルが低く、しかもｄ＜２Ｌと
し１こことによってアノード領域の〜 幅が非常に狭くなっている。そのため、ターンオフ時、
カソード側からドリフト１士度で移動してきたキャリア
のほとんどはアノード領域に達することなく、はぼその
ままの速度でアノードショート領域に達し、アノード電
極へ素早く引抜かれる。

なお、カソード側から移動してきたキャリアの極一部に
はアノード領域の中央付近に達するものもあるが、この
ようなキャリアであっても、はぼ拡散長しくもしくはそ
れ以下）だけ拡散速度で移動しさえすればアノードショ
ート９Ｍ域に達することができるので、従来と比較すれ
ば極めて短時間でアノード電極へ引抜かれる。

従って本発明では、以上のようにしてターンオフ時間が
短縮されることによって高速スイッチングが可能になり
、しかも従来のようにライフタイムキラーを導入する必
要がないことからオン電圧やリーク電流の増加が防止さ
れる。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例であるプレーナ型Ｓ■サイリ
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。

同図に示したＳｒサイリスタは、第７図に示したものと
同様な埋込みゲート構造を有し、すなわちｎ−形半導体
層からなるベース層１にｐ１形半導体層からなるゲート
２を埋込み、その上にｎ。

形半導体層からなるカソード３を形成した構造を有して
いる。この構造によれば、ゲート２における第２図に現
れた互いに隣り合うｐ１領域間にも、ｐ＋の埋込みゲー
トが複数形成され、その間にチャネル１０ができる。ま
た、ゲート２にはコンタクト用の凹部４を介してゲート
電極５を形成すると共に、カソード３上にはカソード電
極６を形成する。

一方、ベース層１の反対側の面には本実施例の特徴とす
るアノードショート構造を有している。

すなわち、ｐ゛形半導体層からなるアノード（アノード
領域）１７とｎ形半導体層からなるアノードショート領
域１８とを、そのアノードショート間隔ｄが拡散長しの
２倍よりも小さくなる（例えばｄ＝３３〜３８μｍ＜２
Ｉ、、）ように、アノード電極９上に交互に配設する。

また、アノード１７、アノードショート領域１８のそれ
ぞれの深さを例えば１５μｍ、３μｍに設定すると共に
、ショート率を従来と同様に、例えば２０〜３０％程度
に設定する。

次に、上記構成からなるＳｒサイリスタの製造工程を第
３図（ａｌ〜（ｇ）に基づき説明する。ただしここでは
、上述したゲート（埋込みゲート）２とアノードショー
ト領域１８とが互いに平行な方向へ長く伸びるように形
成するものとする。

まず同図（２）に示すように、ベース層となるＳｔ等の
ｎ−基板２０の上下面から、マスクを介してホウ素（Ｂ
）等の不純物を拡散させることにより、ゲートとなるｐ
″領域２１およびアノードとなるｐ″領域２２を同時に
形成する。この際、ｐ″領域２２の互いに隣り合った同
志の間隔（すなわちアノードショート間隔）ｄが２Ｌ（
Ｌはキャリアの拡散長）よりも小さくなるように、例え
ばｄ＝３３〜３８μｍ程度に設定する。続いて、第３図
（ｂ）に示すように、ｐ＋領域２１の形成されたｎ−基
板２０上に、ｎ−基板２０と同じｎ−−３ｉ等をエピタ
キシャル成長させて、ｎ”層２３を形成する。

更に第３図（Ｃ１に示すように、ｎ−Ｎ２３の上面には
均一に、またｎ−基板２０の下面にはマスクを介して、
リン（Ｐ）−等の不純物を拡散させることにより、カソ
ードとなるｎ　４　Ａｉ域２４およびアノードショート
領域となるｎ６１域２５を形成する。

この際、ｎ？ｉＩ域２５がｐ″領域２２と交互に配設さ
れるようにすると共に、ｎ６１域２５とｐ″領域２２の
幅の割合（ショート率）が所定値（例えば２０〜３０％
）となるようにする。

その後第３図（ｄ）に示すように、ｎ′領域２４および
ｎ−層２３を選択的にエツチングすることにより、ゲー
トとなるｐ“領域２１の周辺領域上にコンタクト用の凹
部４を形成する。続いて第３図（ｅ）に示すように、凹
部４内に露出したｐ″領域２１の表面部に対し、オーミ
ックコンタクトを得るためにホウ素等の不純物を更に拡
散する（斜線部）。その後、ｐ″領域２１、ｎ＋領域２
４、並びにｐ″領域２２およびｎ領域２５に対し、第３
図（「）のように／１等からなるゲート電極５、カソ−
ド電極６、アノード電極９を蒸着もしくはスパッタ等を
利用して形成する。このようにして得られたｎ−基板２
０、ｐ”６Ｊ域２１．ｎ″領域２４、ｐ″領域２２、ｎ
領域２５は、それぞれ、第１図および第２図に示したベ
ース層ｌ、ゲート２、カソード３、アノード１７、アノ
ードショート領域１８に対応する。そして最後に、第３
図（ｇ）に示すように、電極５および６上のポンディン
グパッド領域を残して、表面部をＳｉＯ２等からなるバ
ンシベーション膜２６で被覆する。

次に、本実施例のＳ■サイリスクの主要な動作、特にア
ノードショート構造に係るターンオフ時の作用について
、第２図を参照して以下に説明する。

第２図中のアノードショート構造では、第４図に示すよ
うに、ｎ領域であるアノードショート領域１８はｐ″領
域あるアノード１７よりも電子に対するポテンシャルが
低く、よって電子がたまりすい。しかも、アノードショ
ート間隔ｄを電子の拡散長しの２倍よりも小さくしたこ
とにより、７ノード１７の幅（面積）が非常に狭くなっ
ている。これらのことから、ターンオフ時には、カソー
ド３側からチャネルを介しドリフト速度■４で移動して
きた電子のほとんどはアノード（ｐ″″″領域７に達す
ることなく、はぼそのままの速度でアノードショート領
域（ｎ　ｗｉ域）１８に達し、ここから素早くアノード
電極９へ引抜かれる。なお、カソード３側から移動して
きた電子の極一部にはアノード１７の中央付近に達する
ものもあるが、このような電子であっても、ｄ〈２Ｌと
したことにより、アノードショート領域１８へ達するま
でに拡散速度■、で移動しなければならない距離は、拡
散長しに満たない非常にわずかな距離となる。

このように本実施例では、電子が従来のようにアノード
前面に長く滞るということがなく、しかもはとんどの電
子がアノード１７に達することなく引抜かれるため、タ
ーンオフ時間が著しく短縮され、すなわちスイッチング
速度が一段と向上する。例えば、第２図の構成において
アノードショート間隔ｄ−３８μｍ１アノード１７の深
さ１５μｍ、アノードショート間隔域１８の深さ３μｍ
とした場合、ターンオフ時間５００ｎｓｅｃ　（従来は
、ライフタイムキラーを導入した場合でも２μｓｅｃ程
度）という高速スイッチングが実現された。この時のタ
ーンオフ波形を第５図に示す。同図によれば、オフ状態
において、ゲートにオンパルス（Ｍ　図（Ｃ１）を印加
すると、ゲート・カソード間電圧ＶＧＫ（同図（ｂ））
が加わり、これによりアノード電流が流れ始めアノード
・カソード間電圧ＶＡＫ（同図（ａ））が３００■から
ほぼＯｖに落ちる（すなわちターンオンする）。一方、
オン状態においてゲートにオフパルス（同図（ｄ））を
印加すると、ゲート・カソード間電圧ｖＧＫがゼロに落
ち、これによりアノード電流が停止してアノード・カソ
ード間電圧ＶＡＫが再び３００■に増加する（すなわち
ターンオフする）。

この時のアノード・カソード間電圧ＶＡＫの立上り時間
、すなわちターンオフ時間は５００ｎｓｅｃと非常に短
かく、従来の波形（２点鎖線で示す）と比べるとほぼ一
直線に立上っているのがわかる。

また、本実施例では（ｔ＜２Ｌとしたが、このようにす
ることによってショート率が変化するということはな（
、すなわちアノード電極９上におけるアノード１８の全
面積は相変わらず一定となるので、オン状態におけるア
ノード側からの正孔の注入量が従来のものより減少する
という心配は全くない。しかも本実施例では、上述した
ようにライフタイムキラーを導入することなく高速スイ
ッチングが実現されることから、オン状態において従来
のようなライフタイムキラーによるキャリアの減少はな
くなる。これらのことから、本実施例に係るアノードシ
ョート構造によってオン電圧が増加するようなことはな
く、またリーク電流が増加するようなことも起こらない
。

なお、本発明はＳＴサイリスクに限らず、ＧＴＯ（Ｇａ
ｔｅ　Ｔｕｒｎ−Ｏｆｆ　Ｔｈｙｒｉｓｔｏｒ）、　　
Ｉ　ＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏ
ｌａｒ　Ｔｒａｎｓｉｓｔｏｒ　　：商品名）。

ＧＡＴ　Ｔ　（Ｇａｔｅ　Ａｓ５ｏｃｉａｔｅｄ　Ｔｕ
ｒｎ−Ｏｆｆ　Ｔｈｙｒｉｓｔｏｒ：商品名）、あるい
は一般のサイリスク等、アノードショート構造を有する
各種のスイッチング素子に適用できる。例えば、上記実
施例と同様なアノ−ドショート構造を、ｎｐ　ｎｐ構成
の一般のＧＴＯに適用した例を第６図に示す。具体的に
は、ベースＮ（ｎ−層）３０、ゲート（ｐ層）３１、カ
ソード（ｎ＋領領域３２、ゲート電極３３、カソード電
極３４、アノード電極３５等から構成されるＧＴＯのア
ノード側に、アノードＣｐ”ｖｌ域）３６およびアノー
ドショート領域（ｎ　ｗＩ域）３７をｄ＜２Ｌとなるよ
うに交互に配設してなるアノードショート構造を形成し
たものである。このように構成したＧＴＯにおいても、
前述したと同様な作用により、ライフタイムキラーを導
入することなく、スイッチング速度の著しい高速化が可
能になる。

また、上述した各実施例においては、アノードショート
間隔ｄをキャリアの拡散長しの２倍よりも小さく設定し
たが、本発明はこれに限らず、アノードショート間隔ｄ
をキャリアの拡散長しの２倍に等しいか、もしくはその
近傍に設定してもよい。このようにしても、はぼ同様な
高速スイッチングが可能である。

更に、アノードショート領域はｎ　ｊｌ域に限定される
ことはなく、ｎ”あるいはｎ″領域してもよい。アノー
ドとアノードショート領域の互いの深さの関係も任意で
あり、前記実施例で示した数値はほんの一例である。

また、第１図に示した実施例ではアノード１７およびア
ノードショート９Ｍ域１８の形成方向をゲート（埋込み
ゲート）２の形成方向に対して垂直方向となるようにし
たが、第３図のように互いに平行となように形成しても
よい。また、製造工程においては、前述したような不純
物拡散の代りにイオン注入等を利用してもよい。

また、特にＳｌサイリスクにおいては、カソード領域の
下方位置にのみアノード領域及びアノードショート領域
を交互に配設し、それ以外の位置にはアノード領域のみ
を均一に配置してもよい。

さらには、アノードショート領域をゲート間のチャネル
の下方位置にのみ設けてもよい。ターンオフ時には、カ
ソード側からチャネルを介して電子が流れてくることを
考えれば、このような構成にしても電子を引き抜く作用
に変わりはない。一方、アノード有効面積は一段と増加
することになるため、オン電圧をより低く抑えることが
でき、よって上記実施例以上の効果が期待できる。

なお、ｎ及びｐのいずれのチャネルを持つ半導体スイッ
チング素子に対しても本発明を適用しうるのは、もちろ
んのことである。

〔発明の効果〕 以上説明したように、本発明によれば、ライフタイムキ
ラーを導入することなく、スイッチング速度の著しい高
速化が可能になる。しかも、ライフタイムキラーが不要
であることにより、オン電圧の増加およびリーク電流の
増加を引起こすこともない。

【図面の簡単な説明】

第１図は本発明の一実施例（Ｓｌサイリスクの場合）の
要部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、第３図
（ａ）〜（ｇ）は同実施例のＳｌサイリスタの製造工程
図、 第４図は同実施例に係るアノードショート構造における
電子に対するポテンシャル分布を示す模式図、 第５図（ａ）〜（ｄ）は同実施例によって得られたター
ンオンおよびターンオフ波形を示す波形図、第６図は本
発明の他の実施例（ＧＴＯの場合）の概略構成を示す模
式断面図、 第７図は従来のＳｌサイリスクの概略構成を示す模式断
面図である。 ９・・・アノード電極、 １７・・・アノード（アノード領域）、１８・・・アノ
ードショート領域、 ３５・・・アノード電極、 ３６・・・アノード（アノード領域）、３７・・・アノ
ードショート領域。 特許出願人　　財団法人　半導体研究振興会第２図 第４図 （Ｃ） （ｄ） オ（尤θ、同の一莢さや３４フリ乃　５第３ ：Ｉ寸イリ又りの１μ造、工程 図 第６図 盪 二

Claims (1)

1. 【特許請求の範囲】 １）アノード電極上にアノード領域とアノードショート
   領域とを交互に配設したアノードショート構造を有する
   半導体スイッチング素子において、前記アノードショー
   ト構造のアノードショート間隔をキャリアの拡散長の略
   ２倍もしくはそれ以下としたことを特徴とする半導体ス
   イッチング素子。 ２）前記アノードショート領域の厚さが前記アノード領
   域の厚さよりも薄いことを特徴とする特許請求の範囲第
   １項記載の半導体スイッチング素子。