JPH01501979A - フーリー・プログラマブル・リニア・フィードバック・シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ε」ジ」２」ＬコＬ フーリー・プログラマフル・リニア・ フィードバック・シフトレジスタ 旦」しユ±」Ｌ この発明はシフトレジスタに関し、特にフーリー・プログラマフル・リニア・フ ィードバック・シフトレジスタに関する。

、のＬ！！た ピット列を用いて情報を回転するためにいくつかの７リツプフロツプを用いるリ ニア・フィードバック・シフトレジスタが知られている。このようなシフトレジ スタはエラー符号発生と擬似乱数発生に用いてもよいことも知られている。しか し、これらの応用には、それぞれ異なった形態のシフトレジスタを使用する必要 がある。さらに、シフトレジスタのハードウェアはかなり大炭模となり、がなり の回数のくり返し性がめられる。

この　の　た この発明は、完全にプログラム可能なリニア・フィードバック・シフトレジスタ を示すことにより、上述の問題をうまく解決するのである。これにより、特別の 機能を果たすために特別の形態のシフトレジスタを有する必要をなくするのであ る。この発明のシフトレジスタを構成するフリップフロップとコントロール論理 回路は次のようになっている。この発明のシフトレジスタは、通常のリニア・フ ィードバック・シフトレジスタが有する上述の機能に加えて、情報の符号化と１ １１号化のために使用できる。このことを行うために、この発明のシフトレジス タは、複数のフリップフロップステージを用いる。各フリップフロップステージ はこのステージ自体をコントロールする論理回路を備えている。各フリップフロ ップステージは同じものである。その結果、フリップフロップの数を固定する必 要がなく、シフトレジスタを興なる長さにプログラム可能である。ある１つのフ リップフロップの出力は、フィードバック回路を介してシフトレジスタの最初の ステージに送ることができる。これにより、多数の興なる長さのシフトレジスタ を提供するのである。

したがってこの発明の目的は、完全にプログラム可能なリニア・フィードバック ・シフトレジスタを提供することである。

この発明の他の目的は、構成部品を再１１成しなくても興なる応用形態に適用で きるシフトレジスタを提供することにある。

この発明のざらに別の目的は、複数の７リツプフロツプを有するシフトレジスタ であって、フリップフロップを容易に加えたりあるいは除いたりできるシフトレ ジスタを提供することにある。

この発明の上述の目的と利点は、この発明自体が添付図面と次のこの発明の詳細 な説明によりさらに明確になりよく理解できる。

た 第１＠は全系統に使用できるこの発明のシフトレジスタを示す図である。

第２図（第２Ａ５ｉ！ｌと第２Ｂ図を含む）はこの発明のシフトレジスタを詳細 にデジタル化したものを示す図である。

１１！３図（第３Ａ図と第３Ｂ図を含む）は第２図のシフトレジスタをいくつか 縦続した状態を示す図である。

この　の　の　た 第１図を参照すると、暗号通信系統が示されている。この系統にはこの発明のシ フトレジスタが使われている。この系統でば、フーリー・７０グラマプル・リニ ア・フィードバック・シフトレジスタ２ＡＳＦＰＬＦＳＲで示されている。この シフトレジスタ２Ａは、データ送信装置４Ａ。

マイクロプロセッサ６Ａおよびモデム８Ａに接続されている。対応する系統に送 ろうとするデータは、データ送信装Ｎ４ＡからＦＰＬＦＳＲ２Ａに送られて、こ のデータは対応の系統に送られる前に符号化される。ＦＰＬＦＳＲ２Ａの操作は 、マイクロプロセッサ６Ａによりコントロールされることを認識すべきである。

モデム８Ｂが符号化されたデータを受けたとき、モデム８Ｂはこの符号化データ をＦＰＬＦＳＲ２Ｂに送り、この符号化データはもとの状態のデータにもどされ る。送信コンポーネントセットと受信コンポーネントセットは同じで、しかもデ ータを盗聴できないようにしたり元にもどしたりするために使用する方程式は同 じであることに注目すべきである。

この発明は、上述のような応用可能性があり、第２図に注目すると、この発明の シフトレジスタの概略因が示されている。４つのフリップフロップが示されてい るが、シフトレジスタは４つに限らない、４つ以外の数のフリップ７０ツブを有 するシフトレジスタを形成するために、不特定数のフリップフロップおよび／ま たは多数の基本ブロック・シフトレジスタを縦続させることもできることを強調 しなければならない０図示のように、ＦＰＬＦＳＲ２は、４つの同じフリップフ ロップＦＦＡ、ＦＦＢ、ＦＦＣ，ＦＦＤを有している。これらのフリップ７Ｏツ ブはたとえばＤ形フリップフＯツブとして示されている。各フリップフロップは いくつかの論理ゲートと関連し、これらの論理ゲート数は同じである。たとえば ステージＢでは、フリツブフＯツ７ＦＦＢは、３つのＡＮＤグー）−１２Ｂ、１ ３８．１４Ｂ、！他的ＱＲゲー　ト１６ＢおＪ：びＯＲ’７”−ト２ＯＢと関連 している。第１ステージすなわちステージＡを除いて、ステージＢ、Ｃ，Ｄのす べての論理ゲートは対応するフリップフロップに対して同じ様に接続されている 。これにより、これらのステージＢ、Ｃ，Ｄのうちの１つを説明すれば十分であ る。

ステージＢに焦点を合せると、ＡＮＤゲート１２Ｂと１４Ｂの出力は、排他的Ｏ Ｒゲート１６Ｂの入力となるように接続されている。排他的ＯＲゲート１６Ｂの 出力と残り（７）ＡＮＤ’７−−ト１８Ｂ＋７１出１；ｔ、ＯＲゲート２０Ｂに 入力され、ＯＲゲート２０Ｂの出力はフリップ７０ツブＦＦＢの入力りとなるよ うに接続されている。ＡＮＤゲート１４Ｂは４つの入力を有する。第１人力はう インＦ　Ｐ（フィードバック／並列負荷コントＯ−ルライン）からくる。フリッ プフロップの論理状態がｌｏｗ″のときに、つまり通常操作時にラインＦ−Ｐの 論理状態が“ｈｉｇｈ″のときに、あとで述べるラインＦＣｎ　ＰＬｎの並列負 荷を与えるために、このラインＦＰはＦＰＬＦＳＲ２の７リツプフロツプＦＦＡ −ＦＦＤに情報を与える。ＡＮＤゲート１４Ｂに入る第２人力はラインＦＣ１Ｐ Ｌｌ　（フィードバック・コントロール／並列負荷ライン）からくる。ラインＦ Ｃ１−ＰＬ１は、上述した関連の４つのＦＣｎ　ＰＬｎの同様のラインの１つで あることを注意すべきである。これらのＦ　Ｐ、ＦＣｎ　ＰＬｎラインから送ら れたデータは、多項方程式の並列負荷用又はフリップフロップのフィードバック ・コントロール用のいずれかに使用すべ・きである。

ＡＮＤゲート１４Ｂに入る第３人力は、排他的ＯＲゲート２６の出力からくる。

これら第１〜第３人力と排他的ＯＲゲート２６の機能は以下に詳細に説明する。

ＡＮＤゲート１４Ｂの最後の入力はうインＦＦＥ１　（フリップフロップ・イネ ーブルライン）からくる。ラインＦＦＥＩは３つの同じラインの１つである。Ａ ＮＤゲート１２ＢはＡＮＤゲート１２Ｃ，１２Ｄと同様に３つの入力を有する。

ＡＮＤゲート１２Ｂの第１人力はうインＦＰからくる。このラインＦＰはすでに 述べた。第２人力はラインＦＦＥ１からくる。最後の入力はステージＡのフリッ プフロップＦＦＡの出力からくる。ＡＮＤゲート１８ＢはＡＮＤゲート１８Ｃ， １８Ｄと同じように３つの入力を有する。第１人力はラインＦＦＥ１から送られ 、第２人力はラインＦＣＩＰＬＩに接続され、そして最後の入力は、ラインＦＰ の論理状態と正反対の論理状態を有するラインにつながれている。

フリップフロップ日の出力はフリップフロップのステージＣのＡＮＤゲート１２ Ｃに送られる。同様にフリップフロップステージＣの出力はＡＮＤゲート１２Ｄ の入力に送られる。これにより、一連の縦続されたフリップフロップステージが 完成する。もちろん、これらのフリップフロップは、ラインＣＬＫのタイミング パルスによりコントロールされる。また、各フリップフロップは■ＣＣからパワ ーを得ている。

フリップフロップステージＡは、第２図の実、施例の残りのフリップ７０ツブス テージに比べて、論理ゲートの接続が興なる。たとえば、ＡＮＤゲート１２Ａは ２つの入力のみである。第１人力はうインＦＰから送られ、第２人力はうインＱ ＩＮから送られる。この第２人力はシフトレジスタの第１ステージ用のシリアル データ入力である。このようにする代わりにＡＮＤゲート１２Ａの第２人力には 、前段のシフトレジスタの最後のフリップフロップからの出力が縦続して送られ るようにすることもできる。フリップフロップステージＡの他の相違点としては 、ＡＮＤゲート１８Ａに入力が２つだけあることである。第１人力はライ反対の 論理状態を有する。図に示すように、論理状態を変更しているのは、ラインＦ− Ｐと対応するＡＮＤゲート１８Ａ、１８８．１８Ｇ、１８Ｄの入力との間にＮＯ ＴＯＲゲート２６入されているためである。

前述したように、各フリップフロップステージの出力は１つのステージから次の ステージに縦続されている。また、これらの出力、つまりＱＯ，Ｑｌ、Ｑ２．Ｑ ３は、それぞＷＡＮＤゲート３０Ａ、３０Ｂ、３００．３０Ｄにつながれている 。ＡＮＤゲート３０Ｄの第２人力がラインＦＦＥ３につながれている。ラインＦ ＦＥ３の出力は、ＮＯＴＯＲゲート２０Ｂり正反対の論理状態に変わりＡＮＤゲ ート３０Ｃに入力として送られる。このＡＮＤゲート３０Ｃは、ラインＦＦＥ２ からの入力を有する。ラインＦＦＥ２の論理状態は、ＮＯＴＯＲゲート２０Ｂり 正反対に変わりＡＮＤゲート３０Ｂに送られる。ＡＮＤゲート３０Ｂもｆだ第３ の入力ラインＦＦＥ１と同様につながっている。ラインＦＦＥＩの論理状態はＮ ＯＴＯＲゲート２０Ｂり逆にされ、しかもＡＮＤゲート３０Ａに入力として送ら れる。ＡＮＤゲート３０Ａ〜３０Ｄの各出力はＯＲゲート３２に入力される。Ｏ Ｒゲート３２は、出力信号ＮＥＷＯＵＴを有している。出力信＠ＮＥＷＯＵＴは シフトレジスタに使われた最終段のフリップ７０ツブステージの出力を表してい る。

各７ソツプフＯツブの出力は、ＯＲゲート３４の入力とな４からＣＲＣＯＵＴ出 力（周期冗長チェック出力）が発生する。この出力は、フリップフロップ出力の いずれかが第２図の基本シフトレジスタ構築ブロックにおいてｈｉｇｈになると きにｈｉｇｈとなるであろう。

出力ＮＥＷＯＬＪＴはＡＮＤゲート２４の入力に送られ、ＡＮＤゲート２４には ＦＥライン（フィードバック・イネーブルライン）からの入力信号がある。ＡＮ Ｄゲート２４の出力は排他的ＯＲゲート２６に入力として送られる。

排他的ＯＲゲート２６に対して追加の入力がラインＤＡＴＡＩＮから送られる。

排他的ＯＲゲート２６の出力は同時に対応のＡＮＤゲート１４Ａ、１４Ｂ、１４ Ｃ，１４Ｄの入力に送られる。この同じＯＲゲート２６の出力はさらにＣＡＳ− ＥＮライン（カスケード・イネーブルライン）に送られる。ＣＡＳ−ＥＮライン は、追加する類、似の基本シフトレジスタブロックに対して第２図の基本ブロッ クのシフトレジスタを、縦続するのに使用してもよい。

操作においては、系統を始動するために、多項方程式が関連のフリップフロップ にまず入力される。この多項方程式は使用しようとするフリップフロップの数と 、最初のメツセージがくり返す前におけるサイクル数とにより決定する。たとえ ば、×８４×３　＋ｉの多項方程式を使用した。

２０個のフリップ７０ツブがあるシフトレジスタに用いるべきであることが、こ の方程式から確かめることができるだるう。たとえば第２図のような基本構築ブ ロックのシフトレジスタの場合に有効である。５つの基本ブロックは４つずつい っしょに縦続される。これにより合計２０のフリップフロップとなる。言換れば 多項方程式の次数は、特定のプログラマブル・リニア・フィードバック・シフト レジスタに使用しようとするフリップフロップ数を示している。

メツセージがシフトレジスタのフリップフロップを通して回転する回数は、最も 大きい桁の２の乗数から１を引くことによりメツセージをくり返す前に決定でき る。このため、たとえばすでに掲げた２０個のフリップフロップシフトレジスタ では、メツセージが２”−１、すなわち１，０４８．５７５回くり返さなくては ならないだろう。

いま同じ多項方程式にもどると、×３は第２図のＦＣ３ＰＬ３ラインを示してい ることに注目すべきである。もちろん、多項方程式の最も小さい桁１は実際には ＸＯの係数を示している。したがって、この多項方程式、では、２０個のフリッ プフロップのステージがあり、ラインＦＣ３−ＰＬ３の論理状態とラインＦＬＯ −ＰＬＯの論理状態はｈｉｇｈである。シフトレジスタでシフトされるＯ’ｓと Ｉ’ｓにより表されたメツセージは、この多項方程式により符号化される。そし て符号化されたメツセージは２δ−１サイクルくり返す。

多項方程式を興なるフリップフロップステージに入力するために、ラインＦＰは ｈｉｇｈの状態に設定される。この時に、ＦＣｎ　ＰＬｎラインのデータは関連 のフリップフロップに並列に送られる。もし、あるシフトレジスタのために必要 というよりはフリップフロップよりさらに有効なフリップフロップステージがあ れば、ＦＦＥｎラインは、メツセージのＩｋｎ出力が得られるであろうフリフ・ ブフロップステージを指定するのに使うことができる。たとえば、第２図の基本 ブロックシフトレジスタでは必要なのは３つのフリップフロップのみであった。

それからラインＦＦＥ３は１０％′状態すなわち０に設定された。一方、ライン ＦＦＥ２とＦＦＥＩはｈｉｇｈ状態すなわち１に設定された。関連のＦＦＥライ ンの論理状態をまず設定することにより、最終段のフリップフロップステージＤ は基本７０ツクシフトレジスタから効果的に無視される。したがって、フリップ フロップＦＦＣの出力Ｑ２はＡＮＤゲート３０Ｃの入力につながれ、＠２図の基 本７０ツクシフトレジスタのｍ終出力になる。このＱ２出力はＱｌとＱＯからの 出力といっしょにＡＮＤゲート３０８．３ＯＡにそれぞれ入る。Ｑ２出力はＯＲ ゲート３２により受けてＮＥＷＯＬＩＴラインに送られる。前述のように、この ＮＥＷＯＵＴラインの出力は、フィードバック信号として使うべきでしかもＡＮ Ｄゲート２４に送られる。

通常のフィードバック操作では、多項方程式が関連のフリップフロップに送られ てしまったあとに、ラインＦＰがｈｉｇｈの状態に保たれる。このことは、クロ ックラインＣＬＫに与えられるクロックパルスの各立上りでは並列負荷が生じな いことを意味している。この通常の操作中にフィードバックが発生する。このフ ィードバックは、Ｆ　Ｅラインをまずｈｉｇｈ論理状態に設定することにより開 始するのである。ラインＦＥがｈｉｇｈのとき、フリップフロップに記憶された データは次のステージに向かい、ＦＣｎ　ＰＬｎラインのフィードバックコント ロールデータはシフトレジスタの７リツプフロツプにあらかじめ与えられる。ど の入力メツセージもうインＱＩＮから第１フリツプフロツプステージたとえばこ の実施例ではステージＡにシリアルに送られるだろう。もしシフトされて、そし てもしラインＦ−ＥとラインＮＥＷＯＵＴの出力とが、いずれもｈｉｇｈに設定 されると、最終段の７リツプ７Ｏツブステージの出力は、シフトレジスタの第１ ステージ（ステージＡ）に送られる前にＦＣｎ　ｐｌｎラインのフィードバック コントロールデータと排他的論理和となる。したがって、ＦＣｎ　ＰＬｎライン にあるどの多項方程式もシフトレジスタにシフトバックされる。このシフトバッ クはメツセージが必要回転数になるまでつづく。

ある基本ブロックシフトレジスタのフリップフロップが正しく演算することを確 実にするために、これらのフリップフロップの出力、すなわちＱＯ〜Ｑ３がＯＲ ゲート３４に入り、この出力がｈｉｇｈの論理を記録しているときに、少くとも フリップ７Ｏツブの１つがｈｉｇｈの論理状態になっている。この信号はエラー チェック用のもので容易にエラーを、たとえばＣＲＣ０ＬＪＴラインにオシロス コープを取付けることにより測定できる。

前述したように、基本ブロックシフトレジスタは多数のフリップフロップを有す るシフトレジスタに縦続させることができる。第３Ａ図と第３Ｂ図にそのことが 示してあり、５つのＩｔブＯツクシフトレジスタは、各々４つのフリップフロッ プステージを含んでいる。これらの４つのフリップフロップステージは２ｏ個の フリップフロップステージのフーリー・プログラマブル・リニア・フィードバッ ク・シフトレジスタを構成するために縦続されている。

この発明の好ましい実施例は説明のために開示したが、全体又は一部の多くの変 更、変形例、変化、置換そして等価のものがこの発明に属することが当業者にと って明白であろう。したがって、この発明は添付の特許請求の範囲の精神と範囲 に限定される。

転写 クロック局１１Ａ１０Ｏ ｒＯＲｃＥ：　ＣＺＸ　ＯＯ−Ｒ ＦＯＲＣＥ　ＣＬＸ　ｌ　５０−Ｒ 参イニシｆライゼーシ！ン ＦＯＲＣＥ　ＤλＴλＸＮ　Ｏ０ ＴＯＲＣＺ　ＱｘＮ　ＯＯ 参乱冨入力 ｆｏｒｃｅ　ｆｃ１３　ｊｌ１３　１　０ｆｆｉｏｒｃａ　ｆｅ１４ｊ工１４１ ゜ｆｏｒｃｅ　ＩＣＣ５０＋１１５　１０會フリツブフロヲブ・イネーブル ｒＯＲｃＥ　Ｆｒ！：１　１　０ ｒＯＲｃＥ　Ｆｒ！：２　１　０ 付録Ａ１ ！’０ＲＣＺ　ｒＦＥ３　１　０ ？ｃ＝ｃａ　ｆ：ａ５　１　０ ：ｃｒｃａ　：５ｅ６　１　０ ？ｃｒｃａ　ｆ三ａ７　１　０ ｒｏＲｃ＝　ｙ’ｙ＝＝　ｌ　０ ＴＯＲＣＺ　ｒＦＥ）Ｏ）Ｏ ７Ｑｑ（：　ＴＴ？ニュ　１０ ｆｏｒｃｅ　！Ｊ、”、３　１　。

！ｃｙ：ｃ＊　ｉ：＊Ｚ４　１０ ｒｃＲｃｚ　ｒＦＥ１５１０ ｙｏｌ（：　７７：ユ７１０ ：ｏｒ：ｅ　：：ａＬＢ　”＝　Ｏ ｆｃ：ｅａ　：：＠’：４９　ｈ　□ Φフィードバック・コントロールラインにプログラムされた多項式５式％ 国際調査報告

Claims (13)

【特許請求の範囲】
1. １．複数の縦続されたフリップロッブ（ＦＦＡ〜ＦＦＦＤ）と、 いくつかのフリップフロップを選択するためにフリップフロップ（ＦＦＡ〜ＦＦ Ｄ）と協働する第１手段（ＦＦＥ１〜ＦＦＥ３）と、 選択されたフリップフロップのうちの最後のフリップフロッブからデータを受け るために、フリップフロップ（ＦＦＡ〜ＦＦＤ）の出力と第１手段（ＦＦＥ１〜 ＦＦＥ３）の出力とに接続された第２手段（３０Ａ〜３０Ｄ）と、フリップフロ ップ（ＦＦＡ〜ＦＦＤ）に電気的に接続された第１入力手段（ＦＣｎ＿ＰＬｎ） および負荷コントロール手段（Ｆ＿Ｐ）と、負荷コントロール手段（Ｆ＿Ｐ）か らの第１指令により、選択されたフリップフロップに並列に第１組目のデータを 送り、これにより１組のあらかじめ定められたチータを選択されたフリップフロ ップに設定し、フリップフロップに並列に第１組目のデータを送るために第１入 力手段を指令しないときに、負荷コントロール手段は、選択されたフリップフロ ップに直列に第２組自のデータを第２入力手段（ＱＩＮ）から入力するための第 ２指令を出すことと、 選択されたフリップフロップのうちの最初のフリップフロッブに選択されたフリ ップフロップのうちの最後のフリッブフロップからデータを送るために、第２手 段（３０Ａ〜３０Ｄ）に接続されかつ負荷コントロール手段（Ｆ＿Ｐ）と第１入 力手段（ＦＣｎ＿ＰＬｎ）と協働する第３手段（２４，２６）であり、これによ って連続する選択されたフリップフロップに向けて関連の選択されたフリップフ ロッブにデータをもたらすことと、を備え、これにより、第２組目のデータは１ 組目のあらかじめ定められたデータにより符号化されかつこの符号化されたデー タは選択されたフリップフロップを介して回転されるフーリー・プログラマブル ・リニア・フィードバック・シフトレジスタ（２）。
2. ２．　あらかじめ定めたチータは回数をブリセントするためのデータを含み、符 号化されたデータは選択されたフリッブフロップを介して回転される請求項１に 記載のフーリー・プログラマブル・リニア・フィードバック・シフトレジスタ。
3. ３．　第１手段（ＦＦＥ１〜ＦＦＥ３）は複数のデータライン（ＦＦＥ１〜ＦＦ Ｅ３）を備え、これらのデータラインは外部コントロール手段によりこれらのデ ータラインの論理状態がコントロールされる請求項２に記載のフーリー・プログ ラマブル・リニア・フィードバック・シフトレジスタ。
4. ４．　各フリップフロップ（ＦＦＡ〜ＦＦＤ）は入力側に複数の論理回路を有し 、これらの論理回路はＡＮＤ（１２Ａ〜１２Ｄ，１４Ａ〜１４Ｄ，１８Ａ〜１８ Ｄ）、排他的ＯＲ（１６Ａ〜１６Ｄ）およびＯＲゲート（２０Ａ〜２０Ｄ）を含 む請求項２に記載のフーリー・プログラマブル・リニア・フィードバック・シフ トレジスタ。
5. ５．　第２手段は複数のＡＮＤゲート（３０Ａ〜３０Ｄ）を含み、このＡＮＤゲ ートの出力はＯＲゲート（３２）につながってむり、ＡＮＤゲート（３０Ａ〜３ ０Ｄ）の入力は複数のＮＯＴゲート（２８Ａ〜２８Ｃ）に縦続されている請求項 ２に記載のフーリー・プログラマブル・リニア・フィードバック・シフトレジス タ。
6. ６．フリップフロップはＤ形である請求項２に記載のフーリー・プログラマブル ・リニア・フィードバック・シフトレジスタ。
7. ７．　第３手段は、交番フィードバック・コントロール入力（Ｆ＿Ｅ）、ＡＮＤ ゲート（２４）および排他的ＯＲゲート（２６）を含み、第３手段は第２手段か ら出力されたデータと交番フィードバンクコントロール入力（Ｆ＿Ｅ）からのフ ィードバック・イネーブル信号を組合せることにより開始される請求項２に記載 のフーリー・プログラマブル・リニア・フィードバック・シフトレジスタ。
8. ８．　さらにどのフリツプフロップがｈｉｇｈの論理状態にあるかどうか決定す るための冗長チェック出力（ＣＲＣ＿ＯＵＴ）を備えた請求項２に記載のフーリ ー・プログラマブル・リニア・フィードバック・シフトレジスタ。
9. ９．　デジタルデータを発生して解続する装置は、縦続された複数のシフトレジ スタを有し、シフトレジスタは長さが可変であり、各シフトレジスタは、 複数の縦続されたフリップフロップ（ＦＦＡ〜ＦＦＤ）と、 フリップフロップの数に対応する複数のデータライン（ＦＣｎ＿ＰＬｎ）であり 、各データラインは特定のフリッブフロップに接続されている複数のデータライ ン（ＦＣｎ＿ＰＬｎ）と、 対応するフリップフロップの１つにそれぞれ接続された複数のイネーブルライン （ＦＦＥ１〜ＦＦＥ３）であり、このイネーブルラインのｈｉｇｈ論理状態が、 シフトレジスタのステージである対応のフリップフロップの選択を表すことと、 データライン（ＦＣｎ＿ＰＬｎ）から選択されたフリッブフロップに１組のあら かじめ定められたデータを並列に送るのを開始するためにデータライン（ＦＣｎ ＿ＰＬｎ）と協働する負荷コントロールライン（Ｆ＿Ｐ）と選択されたフリップ フロップであり、これにより選択されたフリッブフロップにあらかじめ定められ たデータを設定し、フリッブフロップに１組の所定データを並列に送るためにデ ータライン（ＦＣｎ＿ＰＬｎ）と協働しないときに、負荷コントロール手段（Ｆ ＿Ｐ）はシリアルデータ入力（ＱＩＮ）から選択されたフリップフロップに直列 に１組のデータを入力することを開始し、１組のシリアルデータは前もって記憶 されたあらかじめ定められたデータの組により符号化されることと、 対応のフリップフロップの出力にそれぞれ接続された複数の同じ論理回路（３０ Ａ〜３０Ｄ）であり、これらの論理回路の１つが選択されたフリップフロップの うちの最後のフリップフロップからデータを受けとり、論理回路は１つの共通出 力（ＮＥＷＯＵＴ）を有していることと、論理回路の出力に接続された入力と、 関連のフリップフロッブの入力に電気的に接続された出力を有するフィードバッ ク回路（２４，２６）であり、このフィードバック回路は選択されたフリップフ ロップのうちの最後のフリップフロップから選択されたフリップフロップのうち の最初のフリップフロップにデータを送るためにデータラインと協働し、これに より連続するフリップフロップに向けて関連の選択されたフリップフロップにデ ータをもたらすことと、を備えており、 これにより１組の符号化されたデータは選択されたフリッブフロップ７を介して 回転される構成となる名シフトレジスタを有する装置。
10. １０．　　あらかじめ定められたデータは、回数をブリセットするためのデータ を含み、符号化されたデータの組は選択されたフリップフロップを介して回転さ れる請求項９に記載の装置。
11. １１．　　さらにどのフリップフロップがｈｉｇｈの論理状態となっているかど うかを決定するための冗長チェック出力（ＣＲＣ＿ＯＵＴ）を備えている請求項 ９に記載の装置。
12. １２．　　各論理回路はＡＮＤゲート（３０Ａ〜３０Ｄ）を備えている請求項９ に記載の装置。
13. １３．　　フィードバック回路はＡＮＤゲート（２４）を備え、このＡＮＤゲー ト（２４）の出力は排他的ＯＲゲート（２６）の第１入力に接続されていて、交 番フィードバックコントロール信号（Ｆ＿Ｅ）は排他的ＯＲゲートの第２入力に 送られる請求項９に記載の装置。