JPH0145735B2 - - Google Patents
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- JPH0145735B2 JPH0145735B2 JP2906182A JP2906182A JPH0145735B2 JP H0145735 B2 JPH0145735 B2 JP H0145735B2 JP 2906182 A JP2906182 A JP 2906182A JP 2906182 A JP2906182 A JP 2906182A JP H0145735 B2 JPH0145735 B2 JP H0145735B2
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【発明の詳細な説明】
本発明はパターンの欠陥検査方法、特に半導体
集積回路の製造に使用するレチクルパターンの欠
陥検査方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for inspecting defects in patterns, and more particularly to a method for inspecting defects in reticle patterns used in the manufacture of semiconductor integrated circuits.
現在集積回路を製造する工程の一つに、シリコ
ンウエハーをホトエツチングする工程がある。す
なわち、シリコンウエハー上にマスクを密着させ
て置き、上方から可視光線または紫外線を照射し
ホトエツチングしている。このパターンを焼付け
たマスクに欠陥があると、集積回路製造の歩止り
が大きな悪影響を受ける。このマスクは充分な平
面度に磨かれたガラス板にクロム等の金属膜を蒸
着した後、所定のパターンを焼付けて形成してい
るが、金属蒸着膜にピンホールがあるとパターン
を焼付けた場合に欠陥が発生する可能性がある。
また、金属蒸着膜にピンホールがなくてもパター
ンを焼付けた後のマスクに欠陥がある場合があ
る。 One of the current processes for manufacturing integrated circuits is the process of photoetching silicon wafers. That is, a mask is placed on a silicon wafer in close contact with the silicon wafer, and visible light or ultraviolet rays are irradiated from above to perform photoetching. If there is a defect in the mask on which this pattern is printed, the yield of integrated circuit manufacturing will be significantly adversely affected. This mask is formed by depositing a metal film such as chromium on a glass plate that has been polished to a sufficiently flat surface, and then baking a predetermined pattern on it, but if there are pinholes in the metal deposition film, the pattern may be baked in. defects may occur.
Furthermore, even if there are no pinholes in the metal vapor deposited film, there may be defects in the mask after the pattern is baked.
第1図は上述したような集積回路製造用マスク
を示す図である。第1図中マスク1には、縦およ
び横方向に延在する多数のスクライブライン2に
よつて区画された多数のチツプパターン3が形成
されている。これらのパターン3の模様は同一に
作られている。 FIG. 1 is a diagram showing a mask for manufacturing an integrated circuit as described above. In FIG. 1, a mask 1 has a large number of chip patterns 3 defined by a large number of scribe lines 2 extending in the vertical and horizontal directions. The patterns of these patterns 3 are made identically.
第2図は、パターンを焼付けたマスク1のパタ
ーンの一部分を顕微鏡で観察した像を示す図であ
る。このマスク部分には欠陥はなく、完全なもの
とする。マスク1のパターンは透明部4と不透明
部5から構成されている。第3図は欠陥を有する
同じパターン部分の顕微鏡観察像を示す図であ
る。図中部分A,Bは蒸着膜が残つている状態を
示している。部分Aにおいては、本来離間してい
なければならないランド間が継つてしまつてい
る。一方、部分Bにおける残存蒸着膜は空間にあ
るので、場合によつては集積回路の不良の原因に
はならないかも知れない。部分Cにおいてはラン
ドの一部が欠けている。しかしながら、ランドが
切れるところまではいつていないので、集積回路
の不良の原因にならないかも知れない。部分Dに
おいてはランドは完全に切れてしまつており、不
良の原因となる。 FIG. 2 is a diagram showing an image of a part of the pattern of the mask 1 on which the pattern has been printed, observed under a microscope. This mask part has no defects and is perfect. The pattern of the mask 1 is composed of transparent parts 4 and opaque parts 5. FIG. 3 is a diagram showing a microscopic observation image of the same pattern portion having a defect. Parts A and B in the figure show the state in which the deposited film remains. In part A, the lands, which should originally be separated, are connected. On the other hand, since the remaining deposited film in portion B is in space, it may not cause a defect in the integrated circuit in some cases. In part C, part of the land is missing. However, since the land has not reached the point where it breaks, it may not cause a failure of the integrated circuit. In portion D, the land is completely cut off, causing a defect.
従来、上述したマスクパターンの欠陥を検査す
るために、本願人は特公昭54−31347号、特公昭
54−37475号公報においてパターンの欠陥を正確
かつ高速に検査することができる装置を提供して
いる。しかしながら、上述した装置では最近の
IC、LSI等の高密度化したパターンの欠陥、特に
本来欠陥として判定されてはならない擬似欠陥を
除去できる程十分な精度は得られなかつた。その
ため、本願人は特願昭56−144740号において、マ
スク原版を作成するときに使用するPG(Pattern
Generation)テープに記憶された情報と、この
テープに基づいて製作された実際のパターンとを
比較することによつて信頼度の高い欠陥検査をで
きる装置を開発している。しかしながら、この装
置においてはPGテープのパターンがあまりに正
確な像を表示するため、実際のパターンと比較判
定する場合特にパターンの角の部分で擬似欠陥を
欠陥と判定する場合があつた。すなわち、パター
ンを作成する場合、パターンの角の部分ではエツ
チングが十分正確に行なわれず、角が丸くなるの
が普通であり、このため角の部分で擬似欠陥が発
生し易くなる欠点がある。 Conventionally, in order to inspect the above-mentioned mask pattern defects, the applicant has proposed Japanese Patent Publication No. 54-31347,
No. 54-37475 provides an apparatus that can accurately and quickly inspect patterns for defects. However, with the above-mentioned equipment, recent
It has not been possible to obtain sufficient accuracy to remove defects in high-density patterns of ICs, LSIs, etc., especially pseudo-defects that should not originally be determined as defects. Therefore, in Japanese Patent Application No. 56-144740, the applicant has proposed a PG (Pattern) used when creating a mask master plate.
We are developing a device that can perform highly reliable defect inspection by comparing the information stored on a (Generation) tape and the actual pattern produced based on this tape. However, because this device displays a very accurate image of the PG tape pattern, false defects, especially at the corner portions of the pattern, were sometimes determined to be defects when compared with the actual pattern. That is, when forming a pattern, the corners of the pattern are not etched with sufficient accuracy and the corners are usually rounded, which has the disadvantage that false defects are more likely to occur at the corners.
本発明の目的は上述した不具合を解決し、比較
するときの基準パターンとして使用されるPGテ
ープからのパターン信号の角部を丸めて擬似欠陥
を少なくする方法を提供しようとするものであ
る。 SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide a method for reducing false defects by rounding the corners of a pattern signal from a PG tape used as a reference pattern for comparison.
本発明は被検体のパターンの欠陥、特に半導体
集積回路の製造に用いるマスクのパターンの欠陥
を、前記被検体のパターンに対応した基準情報を
蓄積した記録媒体から読出した基準情報から得ら
れるパターンと比較することにより、自動的に検
知する欠陥検査方法において、前記比較前に、前
記基準情報によつて表わされるパターンの内、擬
似欠陥の出やすいパターンの角部を多数決の原理
により丸める前処理をすることによつて、擬似欠
陥を除去し高精度の欠陥検査を行ない得るよう構
成したことを特徴とするものである。 The present invention detects defects in a pattern of an object to be inspected, particularly defects in a pattern of a mask used for manufacturing semiconductor integrated circuits, using a pattern obtained from reference information read from a recording medium that stores reference information corresponding to the pattern of the object to be inspected. In a defect inspection method that automatically detects defects by comparison, before the comparison, preprocessing is performed to round off corners of patterns that are likely to generate false defects among the patterns represented by the reference information based on the principle of majority voting. By doing so, false defects can be removed and highly accurate defect inspection can be performed.
以下図面を参照して本発明を詳細に説明する。 The present invention will be described in detail below with reference to the drawings.
第4図は本発明のパターンの欠陥検査方法を実
施するパターンの欠陥検査装置の全体の構成を示
すブロツク図である。全体の構成は大きく分類し
てステージユニツト10、ビデオ信号変換ユニツ
ト30、制御ユニツト40の3つのユニツトから
成つている。以下上述した順に各部の動作を簡単
に説明する。 FIG. 4 is a block diagram showing the overall structure of a pattern defect inspection apparatus for carrying out the pattern defect inspection method of the present invention. The overall configuration is broadly classified into three units: a stage unit 10, a video signal conversion unit 30, and a control unit 40. The operation of each part will be briefly explained below in the order described above.
まずステージユニツト10においては、被検体
18であるパターン(例えばレチクルマスク等)
を光源11よりの光で照射し、その透過光をビツ
トアレイに入射し走査データを得て制御部40へ
出力している。アーキユリーランプ11からの光
は、被検体である例えばレチクルマスク18を固
定してあるX−Yステージへ入射する。その透過
光をそのままイメージセンサー23のビツトアレ
イに入射するとビツトアレイの物理的大きさのた
め走査データを得る精度の面で問題がある。その
ため、本発明においては自動焦点機構14を具え
た対物レンズ17で透過光を例えば25倍に拡大し
て、イメージセンサー23のビツトアレイに投影
している。本例で使用する自動焦点の機構は、本
願人による特公昭54−31348号公報で提案されて
いる機構と同一である。光受光用ビツトアレイの
構造は受光した光を1000点での走査データにする
ための1000個の素子より成るビツトアレイと、左
端と右端に予備のための12個ずつの素子より成る
ビツトアレイより構成され、合計で1024個の光受
光素子より成るビツトアレイを具えている。ビツ
トアレイはX方向に光を受光するように設置され
幅は被検体上1mmに相当するように約25mmに、ビ
ツトアレイのピツチは25μmに設定されていて、
図示のようにY方向へステツプ状にX−Yステー
ジを駆動することにより走査を行なつている。そ
のため、全画面のX方向を一度の走査で走査しき
れないので、上述の操作を繰返し実行することに
なる。また、この場合実際のレチクル等のパター
ン測定単位を1μmに設定しているが、勿論他の
値としても良い。 First, in the stage unit 10, a pattern (for example, a reticle mask, etc.) that is the object 18 is
is irradiated with light from a light source 11, and the transmitted light enters the bit array to obtain scanning data and output it to the control section 40. Light from the archery lamp 11 is incident on an XY stage on which an object to be examined, for example, a reticle mask 18 is fixed. If the transmitted light is directly incident on the bit array of the image sensor 23, there is a problem in the accuracy of obtaining scanning data due to the physical size of the bit array. Therefore, in the present invention, the transmitted light is magnified by, for example, 25 times by an objective lens 17 equipped with an automatic focusing mechanism 14 and projected onto the bit array of the image sensor 23. The automatic focusing mechanism used in this example is the same as the mechanism proposed in Japanese Patent Publication No. 54-31348 by the applicant. The structure of the light receiving bit array consists of a bit array consisting of 1000 elements to convert the received light into scanning data at 1000 points, and a bit array consisting of 12 spare elements at the left end and right end. It has a bit array consisting of a total of 1024 light receiving elements. The bit array was installed to receive light in the X direction, and its width was set to approximately 25 mm, which corresponds to 1 mm above the subject, and the pitch of the bit array was set to 25 μm.
As shown in the figure, scanning is performed by driving the X-Y stage stepwise in the Y direction. Therefore, since the entire screen cannot be scanned in the X direction in one scan, the above-described operation is repeatedly performed. Further, in this case, the actual pattern measurement unit of the reticle or the like is set to 1 μm, but it may of course be set to other values.
この走査を行なう上で一番問題になるのは、X
方向、Y方向の補正である。まず、第4図におい
て例えばレチクルマスク18をX−Yステージに
取り付けるときは、その外周にそつて設けられて
いる1mmの帯状基準パターンを光学系で観察しな
がら光の透過面とマスク面が平行になるように取
り付ける。上述したように、走査はXテーブル1
5、Yテーブル16をステツプモーター13,1
2によつて駆動することで実行しているので、ま
ずその各方向の制御はそれぞれリニアエンコーダ
19,20によつて行なつている。すなわち、
X、Yテーブル15,16の動きをリニアエンコ
ーダ19,20の監視によりステージポジシヨン
コレクター21に供給する。ここで、X、Y方向
のずれが比較され補正信号が各ステツプモータ1
3,12に供給されて補正が行なわれる。また、
この補正だけでは精度の面で問題があるため、特
にX方向に対しては、ステージポジシヨンコレク
ター21からのX方向のずれ量に対する補正信号
をイメージセンサードライバー22に供給してイ
メージサンサー23中のビツトアレイに入射する
光のうち、左端、右端の余りの12個のビツトを使
用して、誤差に対してずらして1000点での走査デ
ータを得るようにする。 The biggest problem when performing this scan is
This is correction in the Y direction. First, when attaching the reticle mask 18 to the X-Y stage in FIG. Attach it so that As mentioned above, the scan is
5. Move the Y table 16 to the step motor 13,1
2, the control in each direction is performed by linear encoders 19 and 20, respectively. That is,
The movements of the X and Y tables 15 and 16 are monitored by linear encoders 19 and 20 and supplied to a stage position collector 21. Here, the deviations in the X and Y directions are compared and a correction signal is sent to each step motor 1.
3 and 12 for correction. Also,
Since this correction alone has a problem in terms of accuracy, especially in the X direction, a correction signal for the amount of deviation in the X direction from the stage position collector 21 is supplied to the image sensor driver 22, and Of the light incident on the bit array, the remaining 12 bits at the left and right ends are used to obtain scanning data at 1000 points, shifted to account for the error.
次に第4図中のビデオ変換ユニツト30につい
て説明する。CADシステム等により作成された
PGテープは、本システムのフオーマツトを持つ
検査用レチクルテープ31に変換され、ビデオ変
換ユニツトに供給される。このレチクルテープ3
1は、テープユニツト32に取り付けられた後、
制御ユニツト40中のCPUの制御により磁気テ
ープ制御部36を介してステージ部10で検査さ
れているレチクルマスク18に対応する場所のフ
アイルをレチクルテープ31から読み出し、2つ
設けてある磁気テープメモリーのうちの一方(図
では磁気テープメモリー33)へ記憶する。この
磁気テープメモリに記憶されれたレチクルテープ
31よりの点の座標群より、磁気テープ制御部3
6からの同期信号の制御のもとにビデオ信号変換
器35により画像に変換された後、2つ設けてあ
るビデオメモリーのうちの一方(図ではビデオメ
モリー38)に記憶される。画像としてビデオメ
モリーに記憶されたデータは、磁気テープ制御部
36の制御によりステージ部10のイメージセン
サー23で走査された部分に対応してビデオ信号
出力制御部39より読み出され、制御ユニツト4
0の比較器45に入力される。なお、磁気テープ
メモリーとビデオテープメモリーが上述のように
2ユニツトずつ設けられているのは、制御ユニツ
ト40での比較操作が遅いため出力する同期が合
致せずあき時間の生じるのを防ぐためで、第4図
に示す例で説明するとレチクルテープ31からの
データが磁気テープメモリー33に記憶されると
同時に磁気テープメモリー34にすでに記憶され
ていたデータがビデオ信号変換器より画像に変換
されビデオメモリー38に記憶され、それと同時
にビデオテープメモリー37にすでに記憶されて
いた画像はビデオ信号出力制御部39を介して制
御ユニツト40へ出力される。 Next, the video conversion unit 30 shown in FIG. 4 will be explained. Created using CAD system etc.
The PG tape is converted into an inspection reticle tape 31 having the format of this system and supplied to a video conversion unit. This reticle tape 3
1 is attached to the tape unit 32, and then
Under the control of the CPU in the control unit 40, the file corresponding to the reticle mask 18 being inspected on the stage section 10 is read out from the reticle tape 31 via the magnetic tape control section 36, and is read out from the reticle tape 31 through the magnetic tape control section 36. The data is stored in one of the two (magnetic tape memory 33 in the figure). From the coordinate group of points from the reticle tape 31 stored in this magnetic tape memory, the magnetic tape control unit 3
After being converted into an image by a video signal converter 35 under the control of a synchronization signal from 6, the image is stored in one of the two video memories (video memory 38 in the figure). The data stored in the video memory as an image is read out by the video signal output control section 39 in accordance with the portion scanned by the image sensor 23 of the stage section 10 under the control of the magnetic tape control section 36, and then sent to the control unit 4.
0 is input to the comparator 45. The reason why the magnetic tape memory and the video tape memory are provided in two units each as described above is to prevent idle time from occurring due to the output synchronization not matching due to the slow comparison operation in the control unit 40. To explain using the example shown in FIG. 4, data from the reticle tape 31 is stored in the magnetic tape memory 33, and at the same time, data already stored in the magnetic tape memory 34 is converted into an image by a video signal converter and stored in the video memory. 38 and, at the same time, the images already stored in the video tape memory 37 are outputted to the control unit 40 via the video signal output control section 39.
上述のようにして作成されたステージユニツト
10、ビデオ変換ユニツト30からの両出力は、
制御ユニツト40に供給される。制御ユニツト4
0においては、その欠陥部分を検知するために両
出力信号を比較器45により比較している。 Both outputs from the stage unit 10 and video conversion unit 30 created as described above are as follows.
It is supplied to the control unit 40. Control unit 4
0, both output signals are compared by a comparator 45 in order to detect the defective portion.
比較器45を介して比較操作の終了した信号
は、データ処理部47に供給され各種の処理が行
なわれる。データ処理部47は各種I/Oインタ
ーフエース、RAM、ROM、CPU、表示部から
構成され、処理されたデータはプリンター48よ
り出力される。 A signal after the comparison operation has been completed via the comparator 45 is supplied to a data processing section 47, where various processing is performed. The data processing section 47 is composed of various I/O interfaces, RAM, ROM, CPU, and display section, and the processed data is outputted from the printer 48.
第5図A〜Cは本発明のパターン欠陥検査方法
における前処理方法の原理を示す図である。この
パターンの前処理方法を実施する回路は制御ユニ
ツト40中の比較器45に設けられていて、比較
時に基準として用いられるPGテープからのデジ
タルデータの角を以下に述べる多数決の原理によ
つて丸めている。第5図に示すように、本発明の
パターンの前処理方法として、中央の画素p(i、
j)を目的の処理を行なう画素とする3×3のウ
インドウを考えている。ここで、黒を1白を0と
すると、以下の式P(i,j)の値が5以上ならば黒、4
以下ならば白と画素(i、j)を決定する。 FIGS. 5A to 5C are diagrams showing the principle of the pretreatment method in the pattern defect inspection method of the present invention. A circuit implementing this pattern preprocessing method is provided in the comparator 45 in the control unit 40, and rounds off the corners of the digital data from the PG tape used as a reference during the comparison according to the majority voting principle described below. ing. As shown in FIG. 5, as a pattern preprocessing method of the present invention, the central pixel p(i,
We are considering a 3×3 window in which pixel j) is the pixel to be processed. Here, assuming that black is 1 and white is 0, if the value of the following formula P (i, j) is 5 or more, then black is 4
If it is below, white and pixel (i, j) are determined.
P(i,j)=3
〓k=1 3
〓1=1
p(i+k-2,j+1-2)
例えば、第5図A,B,CにおいてP(i,j)の値は
各々2、4、2であり、第5図Bに示す角の部分
が黒から白に変わり角が丸められることが理解で
きる。また、その目的とする画素p(i、j)が
角でない場合すなわち第5図A,Cの場合は、処
理によつてデータは変化しない。さらにi、jを
順番に変えることにより画面全体の前処理を行な
うことができる。P (i,j) = 3 〓 k=1 3 〓 1=1 p(i+k-2,j+1-2) For example, in Figure 5 A, B, and C, the value of P (i,j) are 2, 4, and 2, respectively, and it can be seen that the corner portion shown in FIG. 5B changes from black to white and the corner is rounded. Further, if the target pixel p(i,j) is not a corner, that is, in the case of FIGS. 5A and 5C, the data does not change due to the processing. Furthermore, by changing i and j in order, the entire screen can be preprocessed.
上述した処理はコンピユータのソフトプログラ
ムで簡単に達成できるが、第4図に示したような
パターンの欠陥検査装置と組み合わせて使用する
場合はその処理速度、特にデータの読み出し速度
が他の部分の回路と比較して著しく遅いため、実
際にはハード的な回路を使用している。第6図、
第7図は本発明のパターンの前処理方法を実施す
る回路図である。 The above-mentioned processing can be easily achieved with a computer software program, but when used in combination with a pattern defect inspection device as shown in Figure 4, the processing speed, especially the data readout speed, will depend on the circuitry of other parts. Since it is significantly slower than , it actually uses a hardware circuit. Figure 6,
FIG. 7 is a circuit diagram for implementing the pattern preprocessing method of the present invention.
第6図に示す実施例においては、入力端子60
にPGテープから読み出したビデオ信号を供給し、
この信号を1ライン遅延回路61,62に直列に
供給し、非遅延信号、1ライン遅延信号および2
ライン遅延信号を得る。非遅延信号は1ビツト遅
延回路63および64に直列に供給し、1ライン
遅延信号を1ビツト遅延回路65および66に直
列に供給し、2ライン遅延信号を1ビツト遅延回
路67および68に直列に供給する。このように
して、非遅延信号、1ライン遅延信号および2ラ
イン遅延信号の各々に対して、非遅延信号、1ビ
ツト遅延信号および2ビツト遅延信号を作成す
る。2ライン遅延信号、1ライン遅延信号および
非遅延信号をそれぞれ抵抗69,70および71
を経て合成し、(2ライン+1ビツト)遅延信号、
(1ライン+1ビツト)遅延信号および1ビツト
遅延信号をそれぞれ抵抗72,73および74を
経て合成し、(2ライン+2ビツト)遅延信号、
(1ライン+2ビツト)遅延信号および2ビツト
遅延信号を抵抗75,76,77を経て合成し、
これら合成した信号をさらに合成して加算器78
に供給する。これにより第5図に示す3×3ビツ
トのウインドウ内の総ての信号の総和P(i,j)が得ら
れる。この総和を比較器79に供給し、ポテンシ
ヨメータ80で与えられる基準電圧と比較し、出
力端子81に前処理したビデオ信号が得られる。
上述した例では抵抗69〜77の値は総て等しく
したが、これらを適当な重み付けと関連した異な
る値とすることもできる。 In the embodiment shown in FIG.
The video signal read out from the PG tape is supplied to the
This signal is supplied in series to the 1-line delay circuits 61 and 62, and a non-delayed signal, a 1-line delayed signal and a 2-line delayed signal are supplied in series.
Get the line delay signal. The non-delayed signal is supplied in series to 1-bit delay circuits 63 and 64, the 1-line delayed signal is supplied in series to 1-bit delay circuits 65 and 66, and the 2-line delayed signal is supplied in series to 1-bit delay circuits 67 and 68. supply In this way, a non-delayed signal, a 1-bit delayed signal and a 2-bit delayed signal are created for each of the non-delayed signal, 1-line delayed signal and 2-line delayed signal. The 2-line delayed signal, 1-line delayed signal and non-delayed signal are connected to resistors 69, 70 and 71, respectively.
(2 lines + 1 bit) delayed signal,
The (1 line + 1 bit) delayed signal and the 1 bit delayed signal are combined through resistors 72, 73 and 74, respectively, and the (2 line + 2 bit) delayed signal,
(1 line + 2 bits) delay signal and 2 bit delay signal are combined via resistors 75, 76, 77,
These combined signals are further combined and an adder 78
supply to. As a result, the sum P (i,j) of all the signals within the 3×3 bit window shown in FIG. 5 is obtained. This sum is supplied to a comparator 79 and compared with a reference voltage provided by a potentiometer 80, resulting in a preprocessed video signal at an output terminal 81.
Although in the example described above the values of resistors 69-77 were all equal, they could also have different values in conjunction with appropriate weighting.
第7図に示す実施例においても遅延信号を得る
構成は第6図に示した実施例と同様であり、同一
の符号を付けて示す。本例ではこのようにして得
られた9つの信号をP−ROM82に供給する。 The configuration for obtaining the delayed signal in the embodiment shown in FIG. 7 is the same as that in the embodiment shown in FIG. 6, and is indicated by the same reference numeral. In this example, the nine signals thus obtained are supplied to the P-ROM 82.
このP−ROM82には多数決の原理により角
部に丸味を付ける演算を予じめプログラムしてお
き、これにより出力端子81に前処理したビデオ
信号が得られる。本例においてはP−ROM82
中のプログラムにより中心画素P(i,j)に対する重み
付けを行なうことができるので抵抗69〜77は
省略してある。 This P-ROM 82 is programmed in advance with an operation for rounding corners based on the principle of majority voting, so that a preprocessed video signal can be obtained at the output terminal 81. In this example, P-ROM82
The resistors 69 to 77 are omitted because the center pixel P (i,j) can be weighted by the program inside.
このように前処理して角度を丸めた基準パター
ン信号を実際のマスクを走査して得られるビデオ
信号と比較することにより角部における擬似欠陥
の発生を抑止することができ、高精度の欠陥検出
が可能となる。 By comparing the standard pattern signal whose angle has been preprocessed and rounded in this way with the video signal obtained by scanning the actual mask, it is possible to suppress the occurrence of false defects at the corners, allowing for highly accurate defect detection. becomes possible.
第1図はパターンの欠陥検査装置によつて検査
するのが好適な集積回路製造用レチクルマスクの
構成を示す平面図、第2図は欠陥のないパターン
の一部分の顕微鏡観察像を示す図、第3図は欠陥
のあるパターンの同一部分の顕微鏡観察像を示す
図、第4図は本発明のパターンの欠陥検査方法を
実施するパターンの欠陥検査装置の全体の構成を
示すブロツク図、第5図A〜Cは本発明のパター
ンによる欠陥検査方法の原理を示す図、第6図、
第7図は各々本発明によるパターンの欠陥検査方
法を実行する回路の実施例である。
10……ステージユニツト、30……ビデオ信
号変換ユニツト、40……制御ユニツト、78…
…加算器、79……比較器、82……P−
ROM。
FIG. 1 is a plan view showing the configuration of a reticle mask for integrated circuit manufacturing suitable for inspection with a pattern defect inspection device; FIG. 2 is a view showing a microscopic image of a portion of a pattern without defects; 3 is a diagram showing a microscopic observation image of the same part of a defective pattern, FIG. 4 is a block diagram showing the overall configuration of a pattern defect inspection apparatus for carrying out the pattern defect inspection method of the present invention, and FIG. A to C are diagrams showing the principle of the pattern-based defect inspection method of the present invention, FIG.
FIG. 7 shows an embodiment of a circuit for carrying out the pattern defect inspection method according to the present invention. 10...Stage unit, 30...Video signal conversion unit, 40...Control unit, 78...
... Adder, 79 ... Comparator, 82 ... P-
ROM.
Claims (1)
路の製造に用いるマスクのパターンの欠陥を、前
記被検体のパターンに対応した基準情報を蓄積し
た記録媒体から読出した基準情報から得られるパ
ターンと比較することにより、自動的に検知する
欠陥検査方法において、前記比較前に、前記基準
情報によつて表わされるパターンの内、擬似欠陥
の出やすいパターンの角部を多数決の原理により
丸める前処理をすることによつて、擬似欠陥を除
去し高精度の欠陥検査を行ない得るよう構成した
ことを特徴とするパターンの欠陥検査方法。 2 前記多数決の原理を3×3のウインドウを使
用して行なうことを特徴とする特許請求の範囲第
1項記載のパターンの欠陥検査方法。[Scope of Claims] 1 Defects in the pattern of an object to be inspected, particularly defects in the pattern of a mask used in the manufacture of semiconductor integrated circuits, can be detected from reference information read from a recording medium that stores reference information corresponding to the pattern of the object to be inspected. In a defect inspection method that automatically detects a defect by comparing it with a pattern obtained, before the comparison, corners of the pattern where false defects are likely to appear among the patterns represented by the reference information are detected based on the principle of majority voting. 1. A pattern defect inspection method, characterized in that it is configured to perform a highly accurate defect inspection by removing false defects by performing rounding pre-processing. 2. The pattern defect inspection method according to claim 1, wherein the principle of majority voting is carried out using a 3×3 window.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57029061A JPS58147114A (en) | 1982-02-26 | 1982-02-26 | Inspection of pattern defect |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57029061A JPS58147114A (en) | 1982-02-26 | 1982-02-26 | Inspection of pattern defect |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58147114A JPS58147114A (en) | 1983-09-01 |
JPH0145735B2 true JPH0145735B2 (en) | 1989-10-04 |
Family
ID=12265846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57029061A Granted JPS58147114A (en) | 1982-02-26 | 1982-02-26 | Inspection of pattern defect |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58147114A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60143704A (en) * | 1983-12-29 | 1985-07-30 | Nippon Jido Seigyo Kk | Defect inspecting method of pattern |
US4589141A (en) * | 1984-03-12 | 1986-05-13 | Texas Instruments Incorporated | Apparatus for automatically inspecting printed labels |
WO2006075687A1 (en) | 2005-01-14 | 2006-07-20 | Fujitsu Limited | Pattern defect inspection method and semiconductor device manufacturing method |
-
1982
- 1982-02-26 JP JP57029061A patent/JPS58147114A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58147114A (en) | 1983-09-01 |
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