JPH01314423A - Waveform shaping circuit - Google Patents
Waveform shaping circuitInfo
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- JPH01314423A JPH01314423A JP14567588A JP14567588A JPH01314423A JP H01314423 A JPH01314423 A JP H01314423A JP 14567588 A JP14567588 A JP 14567588A JP 14567588 A JP14567588 A JP 14567588A JP H01314423 A JPH01314423 A JP H01314423A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ディジタル伝送回路によりディジタル信号を
伝送する場合、回路の特性インピーダンスの整合回路に
より抑圧できない反射波による波形歪を抑圧する波形整
形回路に関するものである。Detailed Description of the Invention (Industrial Application Field) The present invention provides a waveform shaping circuit that suppresses waveform distortion due to reflected waves that cannot be suppressed by a matching circuit for the characteristic impedance of the circuit when a digital signal is transmitted by a digital transmission circuit. It is related to.
(従来の技術)
第4図は、この種の波形整形回路を用いるディジタル伝
送回路の一例を示す図である。図において、1はライン
トライバで、TTLレベルの信号を出力する。2は送信
端、3はディジタル伝送線路、4は受信端、5はシュミ
ット型のラインレシーバで、TTLレベルの信号を入力
するものである。i70記ライントライバ1から出力さ
れた信号は送信端2、伝送線路3、受信@4を介してラ
インレシーバ5に入力される。(Prior Art) FIG. 4 is a diagram showing an example of a digital transmission circuit using this type of waveform shaping circuit. In the figure, 1 is a line driver that outputs a TTL level signal. 2 is a transmitting end, 3 is a digital transmission line, 4 is a receiving end, and 5 is a Schmitt type line receiver, which inputs a TTL level signal. i70 The signal output from the line driver 1 is input to the line receiver 5 via the transmitting end 2, the transmission line 3, and the receiving @4.
前記ディジタル伝送回路に波形整形回路を付加しないと
きの、前記送信端2及び受信端4における信号波形を第
5図に示す。前記送信端2における送信信号波形のハイ
レベルの電位V1は、前記ライントライバ1の電源の電
位をVD、該ライントライバ1の内部で用いられている
トランジスタのベースとエミッタとのmノの接合電位を
VTとすると、約(VD −2VT )Vになる。この
理由は前記ライントライバ1の出力回路が通常−段のダ
ーリントン結合により構成されるため、2VTのits
位降下降下じることによる。また、前記送信端2におけ
る送信信号波形のローレベルの電位v2はOvになり、
送信端2から矩形波として出力される。しかし、前記受
信端4における受信信号波形は反射波が重畳して受信信
号波形の前端にオーバーシュート及び後端にアンダーシ
ュートが発生して波形が歪んでしまう。そこで従来、第
2図に示すような波形整形回路を、前記受信端4に設け
ることにより受信信号の波形歪を抑圧している。FIG. 5 shows signal waveforms at the transmitting end 2 and receiving end 4 when no waveform shaping circuit is added to the digital transmission circuit. The high-level potential V1 of the transmission signal waveform at the transmitting end 2 is the potential of the power supply of the line driver 1, VD, and the m difference between the base and emitter of the transistor used inside the line driver 1. If the junction potential is VT, it will be approximately (VD - 2VT)V. The reason for this is that the output circuit of the line driver 1 is usually configured by a Darlington coupling of 2VT.
Due to the decline in rank. Further, the low level potential v2 of the transmission signal waveform at the transmission end 2 becomes Ov,
It is output from the transmitting end 2 as a rectangular wave. However, the received signal waveform at the receiving end 4 is distorted due to the superimposition of reflected waves, causing an overshoot at the front end and an undershoot at the rear end of the received signal waveform. Conventionally, a waveform shaping circuit as shown in FIG. 2 is provided at the receiving end 4 to suppress waveform distortion of the received signal.
第2図において、第4図と同一構成部分は同一符号をも
って表わす。即ち、4は受信端、5はラインレシーバ、
Dl及びp2はダイオードで、接合電位は前記ライント
ライバ内のトランジスタの接合電位VTと同電位である
。また、R1及びR2は固定抵抗器、Cはコンデンサで
、電流分をバイパスするものである。In FIG. 2, the same components as those in FIG. 4 are represented by the same symbols. That is, 4 is the receiving end, 5 is the line receiver,
Dl and p2 are diodes whose junction potential is the same as the junction potential VT of the transistor in the line driver. Furthermore, R1 and R2 are fixed resistors, and C is a capacitor, which bypasses the current.
前記ダイオードD1のアノードとダイオードD2のカソ
ードは前記受信端4に接続され、ダイオードD2のアノ
ードは接地されている。また、前記ダイオードD1のカ
ソードは、抵抗器R1,R2及びコンデンサCの一端側
に接続されている。The anode of the diode D1 and the cathode of the diode D2 are connected to the receiving end 4, and the anode of the diode D2 is grounded. Further, the cathode of the diode D1 is connected to one end of the resistors R1, R2 and the capacitor C.
また、前記抵抗器R2とコンデンサCの他端側は接地さ
れ、抵抗器R1の他端側は電源VDに接続されている。Further, the other end of the resistor R2 and the capacitor C are grounded, and the other end of the resistor R1 is connected to the power supply VD.
また、前記抵抗器R2とコンデンサCの他端側は接地さ
れ、抵抗器R1の他端側は電源VDに接続されている。Further, the other end of the resistor R2 and the capacitor C are grounded, and the other end of the resistor R1 is connected to the power supply VD.
この波形成形回路を付加することにより、受信端4にお
ける信号波形は、第3図に示すような波形になる。第3
図において、信号のハイレベルのリミット電位v3は(
L)式で表すことができる。By adding this waveform shaping circuit, the signal waveform at the receiving end 4 becomes a waveform as shown in FIG. Third
In the figure, the high-level limit potential v3 of the signal is (
L) It can be expressed by the following formula.
V3− (R2/ (R1+R2))
−VD 十VT −(1)
また、信号のローレベルのクリップ電位V4は前記ダイ
オードD2の電位降下によりV4−−VTになる。V3- (R2/ (R1+R2)) -VD +VT - (1) Furthermore, the low level clip potential V4 of the signal becomes V4--VT due to the potential drop of the diode D2.
一方、前記送信端2における信号のハイレベルの電位は
、(VD −2VT )−C−あるから、(2)式の関
係を満足する抵抗値の抵抗器R1,R2を選択すること
により受信信号の波形歪を抑圧することができる。On the other hand, since the high level potential of the signal at the transmitting end 2 is (VD - 2VT) - C -, by selecting the resistors R1 and R2 whose resistance values satisfy the relationship of equation (2), the received signal waveform distortion can be suppressed.
(R2/ (R1+R2))−VD 十VT−VD
−2VT −(2)(発明が
解決しようとする課題)
しかしながら、従来のこの種の波形整形回路では、電源
の電位VDに変動が生じると、前記(2)式の関係を満
足することができなくなり、信号のハイレベルの安定し
たリミット動作が不可能になる。また、ローレベルのク
リップ電位v4が−VTであるため0電位以下の電位が
発生し、受信回路に逆バイアス等の影響を与えるという
問題点があった。(R2/ (R1+R2))-VD 10VT-VD
-2VT - (2) (Problem to be Solved by the Invention) However, in this type of conventional waveform shaping circuit, when a fluctuation occurs in the power supply potential VD, the relationship in equation (2) cannot be satisfied. As a result, stable high-level limit operation of the signal becomes impossible. Furthermore, since the low-level clipping potential v4 is -VT, a potential below 0 potential is generated, which causes a problem such as a reverse bias effect on the receiving circuit.
本発明の目的は上記問題点に鑑み、電源変動が生じたと
きの受信信号の電位変動とクリップ電位及びリミット電
位の変動を等しくすると共に、逆バイアス等を発生する
ことのない波形整形回路を提供することにある。SUMMARY OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a waveform shaping circuit that equalizes potential fluctuations of a received signal and fluctuations in clip potential and limit potential when power supply fluctuations occur, and does not generate reverse bias. It's about doing.
(課題を解決するための手段)
本発明は上記の目的を達成するために、ディジタル伝送
回路によりディジタル信号を伝送するときに、該ディジ
タル伝送回路の受信端で発生する反射による前記ディジ
タル信号の波形歪をダイオードのクリップ作用及びリミ
ット作用により抑圧する波形整形回路において、前記ダ
イオードによるクリップ電位及びリミト電位を常に所定
の電位又は電源の電位から所定値だけ高い又は低い電位
に設定する電位設定回路を設けた。(Means for Solving the Problems) In order to achieve the above-mentioned object, the present invention aims to improve the waveform of the digital signal due to the reflection generated at the receiving end of the digital transmission circuit when the digital signal is transmitted by the digital transmission circuit. In a waveform shaping circuit that suppresses distortion by the clipping action and limiting action of a diode, a potential setting circuit is provided that always sets the clipping potential and the limiting potential of the diode to a predetermined potential or a potential higher or lower than a power supply potential by a predetermined value. Ta.
(作 用)
本発明によれば、ダイオードによるクリップ電位及びリ
ミット電位が常に所定の電位又は電源の電位から所定値
だけ高い又は低い電位に設定され、電源の電位変動が生
じても受信信号の電位変動とクリップ電位及びリミット
電位の変動が等しくなる。(Function) According to the present invention, the clip potential and limit potential of the diode are always set to a predetermined potential or a potential higher or lower than the power supply potential by a predetermined value, so that even if the power supply potential fluctuates, the potential of the received signal remains constant. The variation becomes equal to the variation in the clip potential and limit potential.
(実施例) 第1図は本発明の一実施例を示す回路図である。(Example) FIG. 1 is a circuit diagram showing an embodiment of the present invention.
図において、従来例と同一構成部分は同一符号をもって
表わす。即ち、Dl乃至D6はダイオードで、その接合
電位は前記ライントライバ1内で用いられているトラン
ジスタのベースとエミッタとの間の接合電位VTと同じ
である。R3は抵抗器、Cはコンデンサである。前記ダ
イオードD1のアノードと、ダイオードD2のカソード
は受信端4に接続されている。また、前記ダイオードD
1のカソードは前記ダイオードD5のカソードと抵抗器
R3の一端側とコンデンサCの一端側に接続されている
。また、該コンデンサの他端側は接地され、前記ダイオ
ードD5のアノードは前記ダイオードD4のカソードに
接続され、該ダイオードD4のアノードは前記ダイオー
ドD3のカソードに接続され、該ダイオードD3のアノ
ードは電源VDに接続されている。また、前記ダイオー
ドD2のアノードは前記抵抗器R3の他端側と前記ダイ
オードD6のアノードに接続され、該ダイオードD6の
カソードは接地されている。In the figures, the same components as those of the conventional example are represented by the same reference numerals. That is, Dl to D6 are diodes whose junction potential is the same as the junction potential VT between the base and emitter of the transistor used in the line driver 1. R3 is a resistor and C is a capacitor. The anode of the diode D1 and the cathode of the diode D2 are connected to the receiving end 4. In addition, the diode D
The cathode of No. 1 is connected to the cathode of the diode D5, one end of the resistor R3, and one end of the capacitor C. The other end of the capacitor is grounded, the anode of the diode D5 is connected to the cathode of the diode D4, the anode of the diode D4 is connected to the cathode of the diode D3, and the anode of the diode D3 is connected to the power supply VD. It is connected to the. Further, the anode of the diode D2 is connected to the other end of the resistor R3 and the anode of the diode D6, and the cathode of the diode D6 is grounded.
本発明の波形整形回路により受信端4における信号波形
は第6図に示すような波形になる。第6図において、信
号のハイレベルのリミット電位■5及びローレベルのク
リップ電位v6は前記抵抗器R3の一端側の電位をVA
、他端側の電位をVBとすると、次式で表わすことがで
きる。By the waveform shaping circuit of the present invention, the signal waveform at the receiving end 4 becomes a waveform as shown in FIG. In FIG. 6, the high level limit potential 5 of the signal and the low level clip potential v6 are set to the potential of one end of the resistor R3 by VA.
, the potential at the other end is VB, it can be expressed by the following equation.
V5−VA +VT
・ (3)VB−VB −VT
・・・(4)また、前記抵抗器R3の一端
側の電位V^及び他端側の電位VBは次式で表わすこと
ができる。V5-VA +VT
・(3)VB-VB-VT
(4) Furthermore, the potential V^ on one end side and the potential VB on the other end side of the resistor R3 can be expressed by the following equation.
VA −VD −3VT −(5)V
B−VT ・・・(6)前記
(3)式と(5)式とから、ハイレベルのリミッ)電位
V51;tV5−VD 2VTになり、また、前記(
4)式と(6)式とから、ローレベルのクリップ電位V
6はVB−0になる。VA -VD -3VT -(5)V
B-VT ... (6) From the above equations (3) and (5), the high level limit) potential V51; tV5 - VD 2VT is obtained, and the above (
From equations (4) and (6), the low-level clipping potential V
6 becomes VB-0.
従って、前記受信端4における前記ハイレベルのリミッ
ト電位v5は、常に前記送信端2における信号波形のハ
イレベル電位Vl (−VD −2VT)に等しくなる
。また、前記受信端4における前記ローレベルのクリッ
プ電位v6は、常に前記送信端2における信号波形のロ
ーレベルの電位V2 (−0)に等しくなる。Therefore, the high level limit potential v5 at the receiving end 4 is always equal to the high level potential Vl (-VD -2VT) of the signal waveform at the transmitting end 2. Furthermore, the low-level clipping potential v6 at the receiving end 4 is always equal to the low-level potential V2 (-0) of the signal waveform at the transmitting end 2.
尚、本実施例は、TTLレベルのディジタル伝送回路に
ついて行ったが、他の信号レベルを使用したディジタル
伝送回路にも本発明の波形整形回路を適用できる。Although this embodiment has been described with respect to a TTL level digital transmission circuit, the waveform shaping circuit of the present invention can also be applied to digital transmission circuits using other signal levels.
(発明の効果)
以上説明したように本発明によれば、ディジタル伝送回
路によりディジタル信号を伝送するときに、該ディジタ
ル伝送回路の受信端で発生する反射による前記ディジタ
ル信号の波形歪をダイオードのクリップ作用及びリミッ
ト作用により抑圧する波形整形回路において、前記ダイ
オードによるクリップ電位及びリミット電位を常に所定
の電位又は電源の電位から所定値だけ高い又は低い電位
に設定する電位設定回路を設けたので、電源の電位変動
が発生した場合でも、受信信号の電位変動とクリップ電
位及びリミット電位の変動が等しくなるため安定したク
リップ動作及びリミット動作が可能になり、受信信号の
波形歪を抑圧することができる。更に逆バイアス等が発
生することがなくなるという利点を有する。(Effects of the Invention) As explained above, according to the present invention, when a digital signal is transmitted by a digital transmission circuit, the waveform distortion of the digital signal due to reflection occurring at the receiving end of the digital transmission circuit is reduced by clipping the diode. In the waveform shaping circuit that suppresses by action and limit action, a potential setting circuit is provided that always sets the clip potential and limit potential by the diode to a predetermined potential or a potential higher or lower than the power supply potential by a predetermined value. Even when a potential fluctuation occurs, the potential fluctuation of the received signal is equal to the fluctuation of the clipping potential and the limit potential, so stable clipping and limiting operations are possible, and waveform distortion of the received signal can be suppressed. Furthermore, it has the advantage that reverse bias and the like will not occur.
第1図は本発明の一実施例を示す回路図、第2図は従来
の波形整形回路の一例を示す図、第3図は従来例の受信
信号波形図、第4図は従来のディジタル伝送回路の一例
を示す図、第5図は送受信信号波形図、第6図は本発明
の一実施例の受信信号波形図である。
1・・・ライントライバ、2・・・送信端、3・・・デ
ィジタル伝送線路、4・・・受信端、5・・・ラインレ
シーバ、D1〜D6・・・ダイオード、R1−R3・・
・抵抗器、C・・・コンデンサ・
特許出願人 沖電気工業株式会社
代理人 弁理士 吉 1)精 孝
本発明の一実7i乞例E示10路図
第1図
O
饅来の波彫整形口路の一例Σ示1図
イ芝来例のつ信信号う皮形凪
第3図
3テイジクル伝送線路
イ芝米の青ジタルイ2.迂回路の−停持氷1品第4図Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a diagram showing an example of a conventional waveform shaping circuit, Fig. 3 is a received signal waveform diagram of the conventional example, and Fig. 4 is a conventional digital transmission. FIG. 5 is a diagram showing an example of a circuit, FIG. 5 is a waveform diagram of a transmitted/received signal, and FIG. 6 is a diagram of a received signal waveform of an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Line driver, 2... Transmission end, 3... Digital transmission line, 4... Receiving end, 5... Line receiver, D1-D6... Diode, R1-R3...
・Resistor, C...Capacitor・ Patent applicant: Oki Electric Industry Co., Ltd. Agent Patent attorney: Yoshi 1) Takashi Sei The fruit of the present invention An example of an exit path Σ is shown in Figure 1. A. Next signal signal for the next generation. Fig. 3. Transmission line. Detour - 1 piece of ice Figure 4
Claims (1)
きに、該ディジタル伝送回路の受信端で発生する反射に
よる前記ディジタル信号の波形歪をダイオードのクリッ
プ作用及びリミット作用により抑圧する波形整形回路に
おいて、 前記ダイオードによるクリップ電位及びリミット電位を
常に所定の電位又は電源の電位から所定値だけ高い又は
低い電位に設定する電位設定回路を設けた、 ことを特徴とする波形整形回路。[Scope of Claims] A waveform shaping circuit that suppresses waveform distortion of the digital signal due to reflection occurring at the receiving end of the digital transmission circuit when the digital signal is transmitted by the digital transmission circuit, using the clipping action and limiting action of a diode. A waveform shaping circuit comprising: a potential setting circuit that always sets the clip potential and limit potential of the diode to a predetermined potential or a potential higher or lower than a power supply potential by a predetermined value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14567588A JPH01314423A (en) | 1988-06-15 | 1988-06-15 | Waveform shaping circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14567588A JPH01314423A (en) | 1988-06-15 | 1988-06-15 | Waveform shaping circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01314423A true JPH01314423A (en) | 1989-12-19 |
Family
ID=15390487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14567588A Pending JPH01314423A (en) | 1988-06-15 | 1988-06-15 | Waveform shaping circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01314423A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013034200A (en) * | 2011-07-18 | 2013-02-14 | Marvell Israel (Misl) Ltd | Method and device for reducing jitter |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234118A (en) * | 1985-04-09 | 1986-10-18 | Mitsubishi Electric Corp | Waveform shaping circuit |
-
1988
- 1988-06-15 JP JP14567588A patent/JPH01314423A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234118A (en) * | 1985-04-09 | 1986-10-18 | Mitsubishi Electric Corp | Waveform shaping circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013034200A (en) * | 2011-07-18 | 2013-02-14 | Marvell Israel (Misl) Ltd | Method and device for reducing jitter |
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