JPH01309380A - 絶縁ゲート形半導体装置 - Google Patents
絶縁ゲート形半導体装置Info
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- JPH01309380A JPH01309380A JP63139264A JP13926488A JPH01309380A JP H01309380 A JPH01309380 A JP H01309380A JP 63139264 A JP63139264 A JP 63139264A JP 13926488 A JP13926488 A JP 13926488A JP H01309380 A JPH01309380 A JP H01309380A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
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-
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- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力用絶縁ゲート形半導体装置に係り特に低損
失でかつ高信頼性を得るのに好適な絶縁ゲート形半導体
装置に関する。
失でかつ高信頼性を得るのに好適な絶縁ゲート形半導体
装置に関する。
一般にＭＯＳＦＥＴのゲート絶縁膜材料としては、シリ
コン酸化膜が用いられている。縦形構造を有する電力用
（以下パワーと称する） ＭＯＳＦＥＴの場合にも、特
公昭６０−４１８７６号に記載のように、ゲート絶縁膜
にはシリコン酸化膜が用いられていた。−方、特願昭６
１−２６９６５９号に記載のように、半導体装置のキャ
パシタ用絶縁膜として高誘電体膜たとえば酸化タンタル
膜が使用れていた。また、特開昭５３−１１３４８号に
記載のように、横形構造の微細ＭＯ８ＦＥＴに酸化タン
タル膜が用いられた例がある。
コン酸化膜が用いられている。縦形構造を有する電力用
（以下パワーと称する） ＭＯＳＦＥＴの場合にも、特
公昭６０−４１８７６号に記載のように、ゲート絶縁膜
にはシリコン酸化膜が用いられていた。−方、特願昭６
１−２６９６５９号に記載のように、半導体装置のキャ
パシタ用絶縁膜として高誘電体膜たとえば酸化タンタル
膜が使用れていた。また、特開昭５３−１１３４８号に
記載のように、横形構造の微細ＭＯ８ＦＥＴに酸化タン
タル膜が用いられた例がある。
上記従来技術は、縦形パワーＭＯ５ＦＥＴのゲート絶縁
膜材料として、キャパシタ用として高信頼性を有する酸
化タンタルのような高誘電体膜を用いる点について配慮
されておらず、特にゲート面積の大きな場合、ゲート耐
圧の歩留り及び信頼性が低下するという問題があった。
膜材料として、キャパシタ用として高信頼性を有する酸
化タンタルのような高誘電体膜を用いる点について配慮
されておらず、特にゲート面積の大きな場合、ゲート耐
圧の歩留り及び信頼性が低下するという問題があった。
なお、横形構造の微細ＭＯ３ＦＥＴに酸化タンタル膜が
用いられた例はあるが、この構造ではゲート面積が小さ
く、ゲート耐圧の歩留り及び信頼性に関して配慮されて
いなかった。
用いられた例はあるが、この構造ではゲート面積が小さ
く、ゲート耐圧の歩留り及び信頼性に関して配慮されて
いなかった。
本発明の目的は、縦形パワーＭＯ３ＦＥＴのゲート耐圧
歩留り及び信頼性を向上することにある。
歩留り及び信頼性を向上することにある。
上記目的は、縦形パワーＭＯ５ＦＥＴのゲート絶縁膜と
して、例えば酸化タンタル膜とシリコン酸化膜との複合
膜のような誘電率の異なる複合膜を用いることにより達
成される。
して、例えば酸化タンタル膜とシリコン酸化膜との複合
膜のような誘電率の異なる複合膜を用いることにより達
成される。
縦形パワーＭＯ３ＦＥＴのゲート面積が大きいので、ゲ
ート絶縁膜の欠陥が、ゲート耐圧歩留り及び信頼性に対
して大きな影響を及ぼす。
ート絶縁膜の欠陥が、ゲート耐圧歩留り及び信頼性に対
して大きな影響を及ぼす。
ゲート絶縁膜として用いた酸化タンタル膜とシリコン酸
化膜との複合膜は、従来のシリコン酸化膜の単層膜に比
べて、等測的に誘電率が高くとれるので、電気的時性を
低下させないで厚膜化でき、欠陥の発生確率の低減に著
しい効果を有する。それによって、ゲート耐圧歩留り及
び信頼性が著しく向上する。
化膜との複合膜は、従来のシリコン酸化膜の単層膜に比
べて、等測的に誘電率が高くとれるので、電気的時性を
低下させないで厚膜化でき、欠陥の発生確率の低減に著
しい効果を有する。それによって、ゲート耐圧歩留り及
び信頼性が著しく向上する。
以下、本発明の一実施例を第１図により説明する。第１
図は、縦形パワーＭＯ５ＦＥＴの主要部セル部の断面構
造図である。１は抵抗率が０．０１Ω・■のｎ形高濃度
半墓体基板、２は抵抗率が、０．８Ω・国、厚さが１０
μｍのｎ形エピタキシャル層からなるドレイン領域、３
はシート抵抗が５００Ω／口、深さが２．５μｍのｐ形
ベース領域、４は、シート抵抗が２０Ω／口、深さが０
．５μｍのｎ形高濃度ソース領域、５は厚さが２５Ωｍ
のシリコン酸化膜、６は厚さが３５Ωｍの酸化タンタル
膜、７は厚さが５Ωｍの窒化シリコン膜、８は厚さが０
．３μｍの多結晶シリコンからなるゲート電極、９は厚
さが０．６μｍのリンガラスからなる安定化保護膜、１
０は厚さが３μｍのアルミニウム膜、１１は樹脂系絶縁
膜、そして１２は厚さが２μｍの金Ｊ７ｆｔ膜からなる
ドレイン電極である。本構造の特徴は、ゲート絶縁膜が
、シリコン酸化膜、酸化タンタル膜および窒化シリコン
膜から成る複合膜で構成されていることであり、またそ
のゲート絶縁膜の下に低濃度ドレイン領域を有すること
である。
図は、縦形パワーＭＯ５ＦＥＴの主要部セル部の断面構
造図である。１は抵抗率が０．０１Ω・■のｎ形高濃度
半墓体基板、２は抵抗率が、０．８Ω・国、厚さが１０
μｍのｎ形エピタキシャル層からなるドレイン領域、３
はシート抵抗が５００Ω／口、深さが２．５μｍのｐ形
ベース領域、４は、シート抵抗が２０Ω／口、深さが０
．５μｍのｎ形高濃度ソース領域、５は厚さが２５Ωｍ
のシリコン酸化膜、６は厚さが３５Ωｍの酸化タンタル
膜、７は厚さが５Ωｍの窒化シリコン膜、８は厚さが０
．３μｍの多結晶シリコンからなるゲート電極、９は厚
さが０．６μｍのリンガラスからなる安定化保護膜、１
０は厚さが３μｍのアルミニウム膜、１１は樹脂系絶縁
膜、そして１２は厚さが２μｍの金Ｊ７ｆｔ膜からなる
ドレイン電極である。本構造の特徴は、ゲート絶縁膜が
、シリコン酸化膜、酸化タンタル膜および窒化シリコン
膜から成る複合膜で構成されていることであり、またそ
のゲート絶縁膜の下に低濃度ドレイン領域を有すること
である。
本実施例によれば、３．５ｍ角チップパワーＭＯ３ＦＥ
Ｔにおいて、ドレイン耐圧６０Ｖ、オン抵抗３０ｍΩ、
ゲート耐圧３０Ｖが得られた。このデバイスは、従来の
厚さ３５Ωｍのシリコン酸化膜からなるゲート絶ｇ膜を
有するパワーＭＯ８ＦＥＴに比べてゲート耐圧の歩留り
が約２０％向上でき、また、ゲート電界加速試験におい
ても不良発生率が格段に減少した。
Ｔにおいて、ドレイン耐圧６０Ｖ、オン抵抗３０ｍΩ、
ゲート耐圧３０Ｖが得られた。このデバイスは、従来の
厚さ３５Ωｍのシリコン酸化膜からなるゲート絶ｇ膜を
有するパワーＭＯ８ＦＥＴに比べてゲート耐圧の歩留り
が約２０％向上でき、また、ゲート電界加速試験におい
ても不良発生率が格段に減少した。
次に、本発明の他の実施例を第２図により説明する。第
２図は、Ｕ溝を有する縦形パワーＭＯ３ＦＥＴの主要部
の断面構造図である。本構造では、ｐ形ベース領域３お
よびｎ形ベース領域４を形成後に、ゲート絶縁膜５，６
．７を形成している。従って、ゲート絶縁膜形成後に、
例えばベース拡散などの高温熱処理工程を入れる必要が
ない。また、図に示したように、ゲート領域がＵ溝をし
ている場合には、ゲート絶縁膜を均一な厚さに保つこと
は難しく、その絶′Ｒ膜が薄い場合には、ピンホールな
どを生じやすいので、その面からも膜厚を大とする必要
がある６本構造ではシリコン酸化膜５の厚さを１５ｎｍ
、酸化タンタル膜６の厚さを３５ｎｍ、窒化シリコン膜
７の厚さを５ｎｍとした。またＵ溝の幅を３μｍとした
。他のパラメータは、第１図とほぼ同一の条件に設定し
た。
２図は、Ｕ溝を有する縦形パワーＭＯ３ＦＥＴの主要部
の断面構造図である。本構造では、ｐ形ベース領域３お
よびｎ形ベース領域４を形成後に、ゲート絶縁膜５，６
．７を形成している。従って、ゲート絶縁膜形成後に、
例えばベース拡散などの高温熱処理工程を入れる必要が
ない。また、図に示したように、ゲート領域がＵ溝をし
ている場合には、ゲート絶縁膜を均一な厚さに保つこと
は難しく、その絶′Ｒ膜が薄い場合には、ピンホールな
どを生じやすいので、その面からも膜厚を大とする必要
がある６本構造ではシリコン酸化膜５の厚さを１５ｎｍ
、酸化タンタル膜６の厚さを３５ｎｍ、窒化シリコン膜
７の厚さを５ｎｍとした。またＵ溝の幅を３μｍとした
。他のパラメータは、第１図とほぼ同一の条件に設定し
た。
本実施例によれば、３．５ｍｍ角チツプのパワーＭＯ５
ＦＥＴにおいて、ドレイン耐圧４５Ｖ、オン抵抗２０ｍ
Ω、ゲート耐圧２５Ｖが得られた。このデバイスは、従
来の厚さ３０ｎｍのシリコン酸化膜とゲート絶縁膜とす
るパワーＭＯ３ＦＥＴに比べて、ゲート耐圧歩留りが３
０％も向上できた。
ＦＥＴにおいて、ドレイン耐圧４５Ｖ、オン抵抗２０ｍ
Ω、ゲート耐圧２５Ｖが得られた。このデバイスは、従
来の厚さ３０ｎｍのシリコン酸化膜とゲート絶縁膜とす
るパワーＭＯ３ＦＥＴに比べて、ゲート耐圧歩留りが３
０％も向上できた。
次に、本発明の他の実施例を第３図および第４図により
説明する。第３図は、パワーＩＣの平面配置図、第４図
はそのＩＣの主要部の断面構造図である。ここで、１０
１はパワーＭＯ８ＦＩＥＴが配置されている領域、１０
２，１０３は、ＭＯＳＦＥＴや抵抗やキャパシタから成
るドライブＩＣ，論理ＩＣが配置されている領域である
。さらに、ドライブＩＣ１０２には、過電圧、低電圧、
過電流及び温度上昇に対する保護回路が含まれている。
説明する。第３図は、パワーＩＣの平面配置図、第４図
はそのＩＣの主要部の断面構造図である。ここで、１０
１はパワーＭＯ８ＦＩＥＴが配置されている領域、１０
２，１０３は、ＭＯＳＦＥＴや抵抗やキャパシタから成
るドライブＩＣ，論理ＩＣが配置されている領域である
。さらに、ドライブＩＣ１０２には、過電圧、低電圧、
過電流及び温度上昇に対する保護回路が含まれている。
本構造の特徴は、パワーＭＯ３ＦＥＴ部とＭＯＳＦＥＴ
部のゲート絶縁膜及びキャパシタの絶縁膜が５のシリコ
ン酸化膜、６の酸化タンタル膜、７の窒化シリコン膜よ
り成っていることである。これにより、ＭＯＳＦＥＴの
ゲート絶縁膜とキャパシタの絶、Ｉ？１′膜とを別々に
製作する従来の構造に比べて工程の簡略化が図れる。
部のゲート絶縁膜及びキャパシタの絶縁膜が５のシリコ
ン酸化膜、６の酸化タンタル膜、７の窒化シリコン膜よ
り成っていることである。これにより、ＭＯＳＦＥＴの
ゲート絶縁膜とキャパシタの絶、Ｉ？１′膜とを別々に
製作する従来の構造に比べて工程の簡略化が図れる。
以上の実施例では、ゲート電極として、多結晶シリコン
について述べたが、他の材料、例えば、アルミニウム、
アルミニウム合金、タングステン。
について述べたが、他の材料、例えば、アルミニウム、
アルミニウム合金、タングステン。
モリブデン、タングステン・トリサイド、モリブデン・
シリサイドおよびチタン・シリサイドでも同様な効果が
認められた。
シリサイドおよびチタン・シリサイドでも同様な効果が
認められた。
さらに、高誘電体膜として、酸化タンタルの実施例を示
したが、他の材料である酸化チタン、酸化ハフニウム、
酸化ネオビウムおよび酸化ジルコニウムでも本発明の思
想を逸脱しない限りにおいて変更可能である。
したが、他の材料である酸化チタン、酸化ハフニウム、
酸化ネオビウムおよび酸化ジルコニウムでも本発明の思
想を逸脱しない限りにおいて変更可能である。
第１図は本発明の一実施例の縦形パワーＭＯ３ＦＥＴの
主要部の縦断面図、第２図は本発明の他の実施例の溝碑
造縦形パワーＭＯ５ＦＥＴの主要部の縦断面図。 第３図は本発明の他の実施例のパワーＭＯ３ＩＣの＼Ｖ
面配置図、第４図は第３図の主要部の縦断面図である。 １・・・高濃度半導体基板、２・・・ｎ形ドレイン領域
。 ３・・・ｐ形ベース領域、４・・・ｎ形ソース領域、５
・・・シリコン酸化膜、６・・・酸化タンタル膜、７・
・・窒化シリコン膜、８・・・ゲート電極、１ｏ・・・
ソース電極。 ＡＯ７− Ｉ７・・ヤヤｌずシタｔ′弔ν
主要部の縦断面図、第２図は本発明の他の実施例の溝碑
造縦形パワーＭＯ５ＦＥＴの主要部の縦断面図。 第３図は本発明の他の実施例のパワーＭＯ３ＩＣの＼Ｖ
面配置図、第４図は第３図の主要部の縦断面図である。 １・・・高濃度半導体基板、２・・・ｎ形ドレイン領域
。 ３・・・ｐ形ベース領域、４・・・ｎ形ソース領域、５
・・・シリコン酸化膜、６・・・酸化タンタル膜、７・
・・窒化シリコン膜、８・・・ゲート電極、１ｏ・・・
ソース電極。 ＡＯ７− Ｉ７・・ヤヤｌずシタｔ′弔ν
Claims (1)
- 【特許請求の範囲】 １、電力用絶縁ゲート形電界効果トランジスタもしくは
、それを含む集積回路装置において、上記絶縁ゲート膜
の材料が、シリコン酸化膜よりも誘電率の大きな高誘電
体膜とシリコン酸化膜とを含むことを特徴とする絶縁ゲ
ート形半導体装置。 ２、特許請求の範囲第１項において、電力用絶縁ゲート
形電界効果トランジスタの構造が、低濃度ドレイン領域
を表面に有する縦形であることを特徴とする絶縁ゲート
形半導体装置。 ３、特許請求の範囲第１項において、電力用絶縁ゲート
形電界効果トランジスタのチャネル部が溝領域内に形成
されていることを特徴とする絶縁ゲート形半導体装置。 ４、特許請求の範囲第１項において、絶縁ゲート膜とキ
ャパシタ膜とが同一の断面組成をしていることを特徴と
する絶縁ゲート形半導体装置。 ５、特許請求の範囲第１項において、ゲート電極が多結
晶シリコン、アルミニウム、アルミニウム合金、タング
ステン、モリブデン、タングステン・シリサイド、モリ
ブデン・シリサイドおよびチタン・トリサイドなる群か
ら選ばれた材料の膜であることを特徴とする絶縁ゲート
形半導体装置。 ６、特許請求の範囲第１項において、高誘電体膜が酸化
タンタル、酸化チタン、酸化ハフニウム、酸化ネオビウ
ムおよび酸化ジルコニウムからなる群から選ばれた材料
の膜であることを特徴とする絶縁ゲート形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139264A JPH01309380A (ja) | 1988-06-08 | 1988-06-08 | 絶縁ゲート形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139264A JPH01309380A (ja) | 1988-06-08 | 1988-06-08 | 絶縁ゲート形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309380A true JPH01309380A (ja) | 1989-12-13 |
Family
ID=15241235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139264A Pending JPH01309380A (ja) | 1988-06-08 | 1988-06-08 | 絶縁ゲート形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309380A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0594177A1 (en) * | 1992-10-22 | 1994-04-27 | Kabushiki Kaisha Toshiba | Vertical MOSFET having trench covered with multilayer gate film |
| KR100304717B1 (ko) * | 1998-08-18 | 2001-11-15 | 김덕중 | 트렌치형게이트를갖는반도체장치및그제조방법 |
| JP2008187147A (ja) * | 2007-01-31 | 2008-08-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US8383490B2 (en) | 2011-07-27 | 2013-02-26 | International Business Machines Corporation | Borderless contact for ultra-thin body devices |
| JP2013055349A (ja) * | 2012-11-12 | 2013-03-21 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| CN106033776A (zh) * | 2015-03-18 | 2016-10-19 | 北大方正集团有限公司 | 一种 vdmos 器件的制作方法及vdmos 器件 |
-
1988
- 1988-06-08 JP JP63139264A patent/JPH01309380A/ja active Pending
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| CN1035142C (zh) * | 1992-10-22 | 1997-06-11 | 株式会社东芝 | 半导体器件 |
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| US8383490B2 (en) | 2011-07-27 | 2013-02-26 | International Business Machines Corporation | Borderless contact for ultra-thin body devices |
| US9024389B2 (en) | 2011-07-27 | 2015-05-05 | International Business Machines Corporation | Borderless contact for ultra-thin body devices |
| JP2013055349A (ja) * | 2012-11-12 | 2013-03-21 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| CN106033776A (zh) * | 2015-03-18 | 2016-10-19 | 北大方正集团有限公司 | 一种 vdmos 器件的制作方法及vdmos 器件 |
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