JPH01298593A - 化合物半導体メモリの書き込み回路 - Google Patents
化合物半導体メモリの書き込み回路Info
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- JPH01298593A JPH01298593A JP63131026A JP13102688A JPH01298593A JP H01298593 A JPH01298593 A JP H01298593A JP 63131026 A JP63131026 A JP 63131026A JP 13102688 A JP13102688 A JP 13102688A JP H01298593 A JPH01298593 A JP H01298593A
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- JP
- Japan
- Prior art keywords
- memory cell
- power supply
- level
- time
- potential side
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- Pending
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- 150000001875 compounds Chemical class 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は化合物半導体メモリに関し、特にＭＥＳ型電界
効果トランジスタ（ＦＥＴ）で構成されるスタティック
型ランダムアクセスメモリ（以下、ＳＲＡＭとする。）
の書き込み回路に関する。
効果トランジスタ（ＦＥＴ）で構成されるスタティック
型ランダムアクセスメモリ（以下、ＳＲＡＭとする。）
の書き込み回路に関する。
［従来の技術］
従来、この種の化合物半導体のＭＥＳＦＥＴで構成され
るＳＲＡＭの書き込み回路は、メモリ・セルの低電位側
の電源電位以上の低レベルを出力していた。
るＳＲＡＭの書き込み回路は、メモリ・セルの低電位側
の電源電位以上の低レベルを出力していた。
以下、図面を用いて詳細に説明する。第５図は従来のＳ
ＲＡＭの書き込み回路とメモリ・セルの回路図である。
ＲＡＭの書き込み回路とメモリ・セルの回路図である。
０５１〜Ｑ５２はエンハンスメント型ＭＥＳＦＥＴ （
以下、Ｅ−ＦＥＴとする）、Ｑ５３〜Ｑ５Ａはデプレッ
ション型ＭＥＳＦＥＴ（以下、Ｄ−ＦＥＴ） とする。
以下、Ｅ−ＦＥＴとする）、Ｑ５３〜Ｑ５Ａはデプレッ
ション型ＭＥＳＦＥＴ（以下、Ｄ−ＦＥＴ） とする。
ＤＬ、 ｆＩ−ハ正相、逆相の相補となるデジット線、
ＷＬはワード線、ＲＰＵはプル・アップ抵抗、ＹＳＷは
デジット線への書き込みを制御するデジット・ライト信
号、ＤＩと■］−は相補となる書き込みデータである。
ＷＬはワード線、ＲＰＵはプル・アップ抵抗、ＹＳＷは
デジット線への書き込みを制御するデジット・ライト信
号、ＤＩと■］−は相補となる書き込みデータである。
第６図は第５図の書き込みの動作説明図である。
以下、第６図を用いて第５図の動作を説明する。
まず、時刻＋６１でデジット・ライト信号ＹＳＷが高レ
ベル（”Ｈ”レベル（−１，５Ｖ））になると、トラン
ジスタＱ５７がオンし、デジット線とメモリ・セルは書
き込み可能になる。時刻ｔ６２でＤＩ、ｆｒが反転する
と、トランジスタＱ５７を介して時刻ｔ６３でデジット
線ＤＬ、’Ｉｆｆが反転する０時刻ｔ６４でＷが−１，
６Ｖ以下になるとメモリ・セルは反転動作を開始し、時
刻ｔ６５でＤＬ、ＴｆＴ：がクロスし、時刻ｔ６６で所
定の低レベル（′″Ｌ”レベル）と高レベル（ｌｌＨｊ
ｊレベル）に到達し書き込み動作を完了する。
ベル（”Ｈ”レベル（−１，５Ｖ））になると、トラン
ジスタＱ５７がオンし、デジット線とメモリ・セルは書
き込み可能になる。時刻ｔ６２でＤＩ、ｆｒが反転する
と、トランジスタＱ５７を介して時刻ｔ６３でデジット
線ＤＬ、’Ｉｆｆが反転する０時刻ｔ６４でＷが−１，
６Ｖ以下になるとメモリ・セルは反転動作を開始し、時
刻ｔ６５でＤＬ、ＴｆＴ：がクロスし、時刻ｔ６６で所
定の低レベル（′″Ｌ”レベル）と高レベル（ｌｌＨｊ
ｊレベル）に到達し書き込み動作を完了する。
メモリ・セルのデータ保持特性を向上させるため、Ｑ５
３．Ｑ５６に比べ０５１．Ｑ５２のサイズはＭＥＳＦＥ
Ｔで構成される場合、通常１０倍以上とするため、書き
込み時、デジット線の低レベルが−１，９Ｖでメモリ・
セルの０５６のＶＤＳが０．６ｖ以下だと時刻ｔ６４〜
ｔ６６は非常に長くなる（約１ｎｓ）。
３．Ｑ５６に比べ０５１．Ｑ５２のサイズはＭＥＳＦＥ
Ｔで構成される場合、通常１０倍以上とするため、書き
込み時、デジット線の低レベルが−１，９Ｖでメモリ・
セルの０５６のＶＤＳが０．６ｖ以下だと時刻ｔ６４〜
ｔ６６は非常に長くなる（約１ｎｓ）。
［発明が解決しようとする問題点］
上述した従来の化合物半導体のＭＥＳＦＥＴを構成され
る書き込み回路とメモリ・セルはメモリ・セルの低レベ
ル（−１，９Ｖ）とデジット線の低レベルが同一レベル
となっているので、メモリ・セルが反転を開始するレベ
ル（−１，６Ｖ）にデジット線の低レベルが到達するの
に時間を要する上、デジット線の低レベルが−１，９■
となってもメモリ・セルのトランスファー・トランジス
タＱ５６のＶＤＳは０．６Ｖ以下しかなくメモリ・セル
の反転に長い時間を要する約１ｎｓという欠点がある。
る書き込み回路とメモリ・セルはメモリ・セルの低レベ
ル（−１，９Ｖ）とデジット線の低レベルが同一レベル
となっているので、メモリ・セルが反転を開始するレベ
ル（−１，６Ｖ）にデジット線の低レベルが到達するの
に時間を要する上、デジット線の低レベルが−１，９■
となってもメモリ・セルのトランスファー・トランジス
タＱ５６のＶＤＳは０．６Ｖ以下しかなくメモリ・セル
の反転に長い時間を要する約１ｎｓという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来の化合物半導体のＭＥＳＦＥＴで構成され
る書き込み回路に対し、本発明は書き込み回路の出力の
低レベルをメモリ・セルの低電位側の電源電位より低く
するという相違点を有する。
る書き込み回路に対し、本発明は書き込み回路の出力の
低レベルをメモリ・セルの低電位側の電源電位より低く
するという相違点を有する。
［問題点を解決するための手段］
本発明の書き込み回路は、出力段にメモリ・セルの低電
位側の電源電位より低い電源にレベル・シフトの低電位
側を接続したレベル・シフトを有している。
位側の電源電位より低い電源にレベル・シフトの低電位
側を接続したレベル・シフトを有している。
［実施例］
次に、本発明について実施例を通して説明する。
第１図は本発明の第１実施例の書き込み回路とメモリ・
セルの回路図である。Ｑｌｌ〜Ｑ１２はＥ−ＦＥＴ、Ｑ
１３〜ＱＩＣはＤ−ＦＥＴＳ Ｎ１１〜Ｎ１４は節点名
、ＶＳＳは一２ｖ電源、ＶＥＥは−４，５Ｖｔ源、ＷＬ
はワード線、ＲＰ Ｕ バブル・アップ抵抗、ＤＬ、Ｔ
５Ｔは相補となるデジット線、ＤＩ、ｆｒは相補となる
書き込みデータ線、ＹＳＷはデジット・ライト信号であ
る。従来の書き込み回路に対し、本実施例では−４，５
■電源（ＶＥＥ） と設置（ＧＮＤ）との間ニＤ −Ｆ
ＥＴＱＩＢ、ＱＩＣとダイオードＤｌｌからなるシフト
手段としてのレベル・シフトを追加し、デジット・ライ
ト信号ＹＳＷの高レベルを一２Ｖに下げ（０，５Ｖの低
下）たものである。
セルの回路図である。Ｑｌｌ〜Ｑ１２はＥ−ＦＥＴ、Ｑ
１３〜ＱＩＣはＤ−ＦＥＴＳ Ｎ１１〜Ｎ１４は節点名
、ＶＳＳは一２ｖ電源、ＶＥＥは−４，５Ｖｔ源、ＷＬ
はワード線、ＲＰ Ｕ バブル・アップ抵抗、ＤＬ、Ｔ
５Ｔは相補となるデジット線、ＤＩ、ｆｒは相補となる
書き込みデータ線、ＹＳＷはデジット・ライト信号であ
る。従来の書き込み回路に対し、本実施例では−４，５
■電源（ＶＥＥ） と設置（ＧＮＤ）との間ニＤ −Ｆ
ＥＴＱＩＢ、ＱＩＣとダイオードＤｌｌからなるシフト
手段としてのレベル・シフトを追加し、デジット・ライ
ト信号ＹＳＷの高レベルを一２Ｖに下げ（０，５Ｖの低
下）たものである。
以下、第２図の動作説明図を参照して第１実施例の動作
を説明する。まず、時刻ｔ２１でＹｓＷが高レベル（−
２Ｖ）になり、デジット線とメモリ・セルが書き込み可
能になる。時刻ｔ２２でＤＩ、ｆｒが反転すると、Ｙｓ
ｗで制御されるＱ１７、Ｑ１８を介ｂ、時刻ｔ ２３
テＤ Ｌ、 丁ｒカ反転し、■πが−１，６ｖ以下にな
ると、メモリ・セルが反転動作を開始する。時刻ｔ２４
でメモリ・セルの節点Ｎｉｌ、Ｎ１２が交差し、時刻ｔ
２５て所定で低レベル、高レベルに到達し、書き込み動
作を完°了する。
を説明する。まず、時刻ｔ２１でＹｓＷが高レベル（−
２Ｖ）になり、デジット線とメモリ・セルが書き込み可
能になる。時刻ｔ２２でＤＩ、ｆｒが反転すると、Ｙｓ
ｗで制御されるＱ１７、Ｑ１８を介ｂ、時刻ｔ ２３
テＤ Ｌ、 丁ｒカ反転し、■πが−１，６ｖ以下にな
ると、メモリ・セルが反転動作を開始する。時刻ｔ２４
でメモリ・セルの節点Ｎｉｌ、Ｎ１２が交差し、時刻ｔ
２５て所定で低レベル、高レベルに到達し、書き込み動
作を完°了する。
デジット線の低レベルがメモリ・セルの低レベル−１，
９Ｖより０．６Ｖ低い−２，５■であるため、メモリ・
セルのＱ１６のＶＤＳが時刻ｔ２３〜ｔ２４の間で約１
．２Ｖあり、従来例の０゜６Ｖに比べ約２倍になり、時
刻ｔ２２〜ｔ２５の反転時間は従来例の約半分となる。
９Ｖより０．６Ｖ低い−２，５■であるため、メモリ・
セルのＱ１６のＶＤＳが時刻ｔ２３〜ｔ２４の間で約１
．２Ｖあり、従来例の０゜６Ｖに比べ約２倍になり、時
刻ｔ２２〜ｔ２５の反転時間は従来例の約半分となる。
更に、デジット線ｍの低レベルがメモリ・セルの反転動
作を開始する−１．６ｖに到達する時刻も従来例に比べ
速くなる（通常０．３ｎｓ＜らい）。
作を開始する−１．６ｖに到達する時刻も従来例に比べ
速くなる（通常０．３ｎｓ＜らい）。
第３図は本発明の第２実施例の回路図である。
第１図の実施例に比べ、プル・アップ回路が抵抗（ＲＰ
Ｕ）からＱ３Ｄ、Ｑ３ＥのＤ−ＦＥＴとＱ３Ｆ、Ｑ３Ｇ
のＥ−ＦＥＴになったため、Ｅ−ＦＥＴの閾値電圧が低
くなったとき、プル・アップの能力が向上して、第１実
施例のプル・アップ抵抗（ＲＰ Ｕ）よりは、デジット
線の高レベルが高速に上昇するため、書き込み時間を短
縮できる利点がある。
Ｕ）からＱ３Ｄ、Ｑ３ＥのＤ−ＦＥＴとＱ３Ｆ、Ｑ３Ｇ
のＥ−ＦＥＴになったため、Ｅ−ＦＥＴの閾値電圧が低
くなったとき、プル・アップの能力が向上して、第１実
施例のプル・アップ抵抗（ＲＰ Ｕ）よりは、デジット
線の高レベルが高速に上昇するため、書き込み時間を短
縮できる利点がある。
［発明の効果］
以上説明したように本発明は、書き込み回路の出力段に
シフト手段を配置し、出力の低レベルをメモリ・セルの
低電位側の電源電位より低電位にすることにより、メモ
リ・セルの書き込み時間を従来例に比べ２倍以上、高速
化できる効果がある。
シフト手段を配置し、出力の低レベルをメモリ・セルの
低電位側の電源電位より低電位にすることにより、メモ
リ・セルの書き込み時間を従来例に比べ２倍以上、高速
化できる効果がある。
第１図は本発明の第１実施例にかかる書き込み回路とメ
モリ・セルとの回路図、第２図は第１実施例の動作を説
明するタイミング図、第３図は本発明の第２実施例の書
き込み回路とメモリ・セルとの回路図、第４図は第２実
施例の動作を説明するタイミング図、第５図は従来の書
き込み回路とメモリ・セルとの回路図、第６図は従来例
の動作を説明するタイミング図である。 Ｑｌｌ、 Ｑ１２． Ｑ３１゜ Ｑ３２． Ｑ３Ｆ、 ０３Ｇ。 Ｑ５１． Ｑ５２ ・ ・ ・ ・ ・ ・ ・Ｅ−
ＦＥＴ。 Ｑ１３〜ＱＩＣ，Ｑ３３〜Ｑ３Ｅ。 Ｑ５３〜Ｑ５Ａ・ ・ ・ ・ ・ ・ ・ ・Ｄ−Ｆ
ＥＴ。 Ｄｌｌ、Ｄ３１ ・・・・ ・ダイオード、■ＳＳ・・
・・・・・・−２ｖ電源、 ＶＥＥ・・・・・・φ・−４，５ｖ電源、ＤＬ、’Ｉｆ
ｆ・・・・・・デジット線、ＲＰＵ・・・・・・・φプ
ル・アップ抵抗、ＷＬ・ ・ ・・・・・・ ・ワード
線、ＹＳＷ・・・・・・・・デジット・ライト信号、Ｄ
Ｉ、’Ｉｎ・・・・・・書き込みデータ線、ＤＩＮ、Ｉ
ｎ玉−・・・ライト・データ、Ｎｉｌ〜Ｎ１４゜ Ｎ３１〜Ｎ３６゜ Ｎ５１〜Ｎ５２・・・・・・・節点基。 代理人゛弁理士 桑 井 清 − 第２図 第４図
モリ・セルとの回路図、第２図は第１実施例の動作を説
明するタイミング図、第３図は本発明の第２実施例の書
き込み回路とメモリ・セルとの回路図、第４図は第２実
施例の動作を説明するタイミング図、第５図は従来の書
き込み回路とメモリ・セルとの回路図、第６図は従来例
の動作を説明するタイミング図である。 Ｑｌｌ、 Ｑ１２． Ｑ３１゜ Ｑ３２． Ｑ３Ｆ、 ０３Ｇ。 Ｑ５１． Ｑ５２ ・ ・ ・ ・ ・ ・ ・Ｅ−
ＦＥＴ。 Ｑ１３〜ＱＩＣ，Ｑ３３〜Ｑ３Ｅ。 Ｑ５３〜Ｑ５Ａ・ ・ ・ ・ ・ ・ ・ ・Ｄ−Ｆ
ＥＴ。 Ｄｌｌ、Ｄ３１ ・・・・ ・ダイオード、■ＳＳ・・
・・・・・・−２ｖ電源、 ＶＥＥ・・・・・・φ・−４，５ｖ電源、ＤＬ、’Ｉｆ
ｆ・・・・・・デジット線、ＲＰＵ・・・・・・・φプ
ル・アップ抵抗、ＷＬ・ ・ ・・・・・・ ・ワード
線、ＹＳＷ・・・・・・・・デジット・ライト信号、Ｄ
Ｉ、’Ｉｎ・・・・・・書き込みデータ線、ＤＩＮ、Ｉ
ｎ玉−・・・ライト・データ、Ｎｉｌ〜Ｎ１４゜ Ｎ３１〜Ｎ３６゜ Ｎ５１〜Ｎ５２・・・・・・・節点基。 代理人゛弁理士 桑 井 清 − 第２図 第４図
Claims (1)
- 出力の低レベルをメモリ・セルの低電位側の電源電位以
下に低下させる機能を有するシフト手段を備えたことを
特徴とする化合物半導体メモリの書き込み回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131026A JPH01298593A (ja) | 1988-05-26 | 1988-05-26 | 化合物半導体メモリの書き込み回路 |
| US07/357,460 US4933903A (en) | 1988-05-26 | 1989-05-26 | Static memory device provided with high-speed writing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131026A JPH01298593A (ja) | 1988-05-26 | 1988-05-26 | 化合物半導体メモリの書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298593A true JPH01298593A (ja) | 1989-12-01 |
Family
ID=15048275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63131026A Pending JPH01298593A (ja) | 1988-05-26 | 1988-05-26 | 化合物半導体メモリの書き込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4933903A (ja) |
| JP (1) | JPH01298593A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732015A (en) * | 1991-04-23 | 1998-03-24 | Waferscale Integration, Inc. | SRAM with a programmable reference voltage |
| US7589362B1 (en) * | 2004-07-01 | 2009-09-15 | Netlogic Microsystems, Inc. | Configurable non-volatile logic structure for characterizing an integrated circuit device |
| US7215004B1 (en) * | 2004-07-01 | 2007-05-08 | Netlogic Microsystems, Inc. | Integrated circuit device with electronically accessible device identifier |
| US8619465B2 (en) | 2012-01-06 | 2013-12-31 | International Business Machines Corporation | 8-transistor SRAM cell design with inner pass-gate junction diodes |
| US8531871B2 (en) | 2012-01-06 | 2013-09-10 | International Business Machines Corporation | 8-transistor SRAM cell design with Schottky diodes |
| US8526228B2 (en) | 2012-01-06 | 2013-09-03 | International Business Machines Corporation | 8-transistor SRAM cell design with outer pass-gate diodes |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS63893A (ja) * | 1986-06-20 | 1988-01-05 | Hitachi Ltd | 半導体スタテイツク型メモリ装置 |
-
1988
- 1988-05-26 JP JP63131026A patent/JPH01298593A/ja active Pending
-
1989
- 1989-05-26 US US07/357,460 patent/US4933903A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4933903A (en) | 1990-06-12 |
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