JPH01291456A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01291456A JPH01291456A JP63120653A JP12065388A JPH01291456A JP H01291456 A JPH01291456 A JP H01291456A JP 63120653 A JP63120653 A JP 63120653A JP 12065388 A JP12065388 A JP 12065388A JP H01291456 A JPH01291456 A JP H01291456A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
平面で見た占有面積が小さい高抵抗を有する半導体装置
に関し、 ショットキ・バリヤを利用することで半導体装置に於け
る抵抗の小型化を可能にすることを目的とし、 積層された金属膜と半導体膜との間に生成されるショッ
トキ・バリヤからなる抵抗を備えてなるよう構成する。
に関し、 ショットキ・バリヤを利用することで半導体装置に於け
る抵抗の小型化を可能にすることを目的とし、 積層された金属膜と半導体膜との間に生成されるショッ
トキ・バリヤからなる抵抗を備えてなるよう構成する。
本発明は、平面で見た占有面積が小さい高抵抗を有する
半導体装置に関する。
半導体装置に関する。
近年、半導体装置の高集積化に伴い、例えば、インバー
タ回路に於ける駆動側トランジスタと直列に接続される
負荷として小型の高抵抗が必要とされている。
タ回路に於ける駆動側トランジスタと直列に接続される
負荷として小型の高抵抗が必要とされている。
これに対処する為、ノン・ドープ多結晶シリコンを抵抗
とする技術が提供されているが、抵抗となるべき部分に
不純物が拡散され易く、その抵抗部分が実質的に縮小さ
れる状態が起きるので、予め寸法的に余裕を採ることが
行われ高集積化の妨げになっている。
とする技術が提供されているが、抵抗となるべき部分に
不純物が拡散され易く、その抵抗部分が実質的に縮小さ
れる状態が起きるので、予め寸法的に余裕を採ることが
行われ高集積化の妨げになっている。
第１θ図は従来技術を説明する為の工程要所に於ける抵
抗を含む電極・配線の要部切断側面図を表している。
抗を含む電極・配線の要部切断側面図を表している。
図に於いて、１は電極・配線部分、２は抵抗部分、３は
電極・配線部分をそれぞれ示している。
電極・配線部分をそれぞれ示している。
この電極・配線を形成するには、ノン・ドープ多結晶シ
リコン膜を形成し、それをフォト・リソグラフィ技術に
てパターニングして電極・配線パターンとし、イオン注
入法にて抵抗部分２を除く電極・配線部分１及び電極・
配線部分３に不純物を導入することで低抵抗化し且つ抵
抗部分２のみは高抵抗に維持するものである。
リコン膜を形成し、それをフォト・リソグラフィ技術に
てパターニングして電極・配線パターンとし、イオン注
入法にて抵抗部分２を除く電極・配線部分１及び電極・
配線部分３に不純物を導入することで低抵抗化し且つ抵
抗部分２のみは高抵抗に維持するものである。
第１０図について説明した手段で抵抗部分２を形成した
場合、電極・配線部分１或いは３にイオン注入法で導入
された不純物を活性化する為に高温の熱処理を行うと、
電極・配線部分１及び３から抵抗部分２に不純物が拡散
されてノン・ドープ多結晶シリコンとしての抵抗値をも
つ領域が縮小され、抵抗部分２全体として所期の抵抗値
を示さないものになってしまう。
場合、電極・配線部分１或いは３にイオン注入法で導入
された不純物を活性化する為に高温の熱処理を行うと、
電極・配線部分１及び３から抵抗部分２に不純物が拡散
されてノン・ドープ多結晶シリコンとしての抵抗値をも
つ領域が縮小され、抵抗部分２全体として所期の抵抗値
を示さないものになってしまう。
前記のような不純物の拡散を考慮して抵抗部分２の長さ
に余裕を持たせることは可能であるが、そのようにした
のでは高集積化の妨げとなることは明らかである。
に余裕を持たせることは可能であるが、そのようにした
のでは高集積化の妨げとなることは明らかである。
本発明は、ショットキ・バリヤを利用することで半導体
装置に於ける抵抗の小型化を可能にしようとする。
装置に於ける抵抗の小型化を可能にしようとする。
第１図は本発明の詳細な説明する為の工程要所に於ける
半導体装置の要部切断斜面図、第２図は同じく要部切断
側面図をそれぞれ表している。尚、簡明にする為、何れ
の図に於いても層間絶縁膜は省略しである。
半導体装置の要部切断斜面図、第２図は同じく要部切断
側面図をそれぞれ表している。尚、簡明にする為、何れ
の図に於いても層間絶縁膜は省略しである。
図に於いて、４は電極・配線、５はノン・ドープ多結晶
シリコン膜、６は電極・配線、７は高抵抗部分をそれぞ
れ示している。
シリコン膜、６は電極・配線、７は高抵抗部分をそれぞ
れ示している。
この構成に於いては、電極・配線４及び６を金属シリサ
イドで構成し、電極・配線４とノン・ドープ多結晶シリ
コン膜５との界面、及び、電極・配線６とノン・ドープ
多結晶シリコン膜５との界面に生成されるショットキ・
バリヤを高抵抗部分７として利用している。
イドで構成し、電極・配線４とノン・ドープ多結晶シリ
コン膜５との界面、及び、電極・配線６とノン・ドープ
多結晶シリコン膜５との界面に生成されるショットキ・
バリヤを高抵抗部分７として利用している。
例えば電極・配線４及び６がタングステン・シリサイド
（ＷＳｉｘ）である場合、ノン・ドープ多結晶シリコン
との間に生成されるショットキ・バリヤは約０．７ （
ｅＶ）程度であり、抵抗値にして約ｌＸｌ０” （Ω
・ａｍ −” ）程度である。
（ＷＳｉｘ）である場合、ノン・ドープ多結晶シリコン
との間に生成されるショットキ・バリヤは約０．７ （
ｅＶ）程度であり、抵抗値にして約ｌＸｌ０” （Ω
・ａｍ −” ）程度である。
若し、電極・配線４並びに６の何れか一方が不純物含有
多結晶シリコンを材料としている場合には、それとノン
・ドープ多結晶シリコン膜５との界面にはショットキ・
バリヤは生成されず、従って、抵抗値は低下する。
多結晶シリコンを材料としている場合には、それとノン
・ドープ多結晶シリコン膜５との界面にはショットキ・
バリヤは生成されず、従って、抵抗値は低下する。
第３図は電極・配線４或いは６の何れかが不純物含有多
結晶シリコンで形成されている場合を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表し、第１
図及び第２図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
結晶シリコンで形成されている場合を説明する為の工程
要所に於ける半導体装置の要部切断側面図を表し、第１
図及び第２図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。
図に於いて、８はノン・ドープ多結晶シリコン膜、９は
電極・配線をそれぞれ示している。
電極・配線をそれぞれ示している。
この構成に於いては、電極・配線４が不純物含有多結晶
シリコンを材料としている場合であり、従って、その上
にノン・ドープ多結晶シリコン層を形成してもショット
キ・バリヤは生成されず、従って、抵抗値が不足する。
シリコンを材料としている場合であり、従って、その上
にノン・ドープ多結晶シリコン層を形成してもショット
キ・バリヤは生成されず、従って、抵抗値が不足する。
そこで、電極・配線４とノン・ドープ多結晶シリコン膜
５との間に新たなノン・ドープ多結晶シリコン膜８及び
電極・配線９を介挿し、ショットキ・バリヤが生成され
る界面数を増し、高抵抗部分７を三層にしている。
５との間に新たなノン・ドープ多結晶シリコン膜８及び
電極・配線９を介挿し、ショットキ・バリヤが生成され
る界面数を増し、高抵抗部分７を三層にしている。
第１図及び第２図に見られる半導体装置に於いて、電極
・配線４を不純物含有多結晶シリコンにした場合、ショ
ットキ・バリヤを生成する界面が一つ、従って高抵抗部
分７は一層のみになるところ、第３図に見られる半導体
装置では三層になるのであるから、この場合の抵抗値は
単純計算で二倍にも達する。
・配線４を不純物含有多結晶シリコンにした場合、ショ
ットキ・バリヤを生成する界面が一つ、従って高抵抗部
分７は一層のみになるところ、第３図に見られる半導体
装置では三層になるのであるから、この場合の抵抗値は
単純計算で二倍にも達する。
このようなことから、本発明に依る半導体装置に於いて
は、積層された金属膜と半導体膜との間に生成されるシ
ョットキ・バリヤからなる抵抗を備えている。
は、積層された金属膜と半導体膜との間に生成されるシ
ョットキ・バリヤからなる抵抗を備えている。
前記手段を採ることに依り、平面で見て占有面積が小さ
い高抵抗が形成された半導体装置を容易に得ることがで
き、しかも、電極・配線などは金属を用いたり或いは不
純物を充分に拡散して低抵抗値を維持することができる
ので高集積化する場合に好適である。
い高抵抗が形成された半導体装置を容易に得ることがで
き、しかも、電極・配線などは金属を用いたり或いは不
純物を充分に拡散して低抵抗値を維持することができる
ので高集積化する場合に好適である。
〔実施例〕
第４図は一実施例であるスタティック・ランダム・アク
セス・メモリ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）の等価的な要
部回路図を表し、第１図乃至第３図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
セス・メモリ （ｓｔａｔｉｃ ｒａｎｄｏｍ ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＲＡＭ）の等価的な要
部回路図を表し、第１図乃至第３図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
図に於いて、Ｑｌ及びＧ２はメモリ・トランジスタ、Ｒ
１及びＲ２は負荷抵抗、Ｇ３及びＧ４はトランスファ・
ゲート・トランジスタ、ＢＬＩ及びＢＬ２はビット線、
ＷＬはワード線、ＶＣＣは正側電源レベル、ＶＳＳは接
地側電源レベルをそれぞれ示している。
１及びＲ２は負荷抵抗、Ｇ３及びＧ４はトランスファ・
ゲート・トランジスタ、ＢＬＩ及びＢＬ２はビット線、
ＷＬはワード線、ＶＣＣは正側電源レベル、ＶＳＳは接
地側電源レベルをそれぞれ示している。
このＳＲＡＭに於ける負荷抵抗Ｒ１及びＲ２はショット
キ・バリヤに依る高抵抗部分７で構成されている。
キ・バリヤに依る高抵抗部分７で構成されている。
第５図は第４図に見られるＳＲＡＭを具体化した場合の
構成を説明する為の半導体装置の要部平面図、第６図は
第５図に見られる具体化された半導体装置を理解し易く
する為の等価的な要部回路図を表している。尚、第６図
は第４図と若干具なっているが、これは第５図に見られ
る半導体装置の構造に罪して表したことに依るものであ
り、また、第５図及び第６図に於いては第１図乃至第４
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
構成を説明する為の半導体装置の要部平面図、第６図は
第５図に見られる具体化された半導体装置を理解し易く
する為の等価的な要部回路図を表している。尚、第６図
は第４図と若干具なっているが、これは第５図に見られ
る半導体装置の構造に罪して表したことに依るものであ
り、また、第５図及び第６図に於いては第１図乃至第４
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、ＶＬは正側電源レベルＶｃｃを供給する電
源線、Ｇｌ、Ｇ’２はゲート電極・配線、Ｃ１、Ｃ２，
Ｃ３はコンタクト部分、ＤＲは不純物拡散領域をそれぞ
れ示している。
源線、Ｇｌ、Ｇ’２はゲート電極・配線、Ｃ１、Ｃ２，
Ｃ３はコンタクト部分、ＤＲは不純物拡散領域をそれぞ
れ示している。
第５図及び第６図に見られる実施例では、コンタクト部
分Ｃ１及びＣ２の近傍に第１図乃至第３図に見られる構
成が存在し、従って、そこに高抵抗部分７からなる抵抗
Ｒ１及びＲ２が作られている。
分Ｃ１及びＣ２の近傍に第１図乃至第３図に見られる構
成が存在し、従って、そこに高抵抗部分７からなる抵抗
Ｒ１及びＲ２が作られている。
ここで、第５図並びに第６図に見られる実施例と、第１
図乃至第３図について説明した構成との対応関係につい
て例示する。
図乃至第３図について説明した構成との対応関係につい
て例示する。
ワード線ＷＬ：電極・配線４
ゲート電極・配線Ｇ１及びＧ２：電極・配線４電源線■
Ｌ：電極・配線６ 第７図乃至第９図は第５図乃至第６図に見られるゲート
電極・配線Ｇ１或いはＧ２、抵抗Ｒ１或いはＲ２、電源
線ＶＬを形成する場合について解説する為の工程要所に
於ける半導体装置の要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。尚、シリコン半導体基板
２１に二酸化シリコンからなるフィールド絶縁膜２２、
同じく二酸化シリコンからなるゲート絶縁膜２３、不純
物拡散領域２４、同じく二酸化シリコンからなる層間絶
縁膜２５などを形成するまでの工程は従来の技術と同様
であるから省略し、次の段階から説明する。また、第５
図及び第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
Ｌ：電極・配線６ 第７図乃至第９図は第５図乃至第６図に見られるゲート
電極・配線Ｇ１或いはＧ２、抵抗Ｒ１或いはＲ２、電源
線ＶＬを形成する場合について解説する為の工程要所に
於ける半導体装置の要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。尚、シリコン半導体基板
２１に二酸化シリコンからなるフィールド絶縁膜２２、
同じく二酸化シリコンからなるゲート絶縁膜２３、不純
物拡散領域２４、同じく二酸化シリコンからなる層間絶
縁膜２５などを形成するまでの工程は従来の技術と同様
であるから省略し、次の段階から説明する。また、第５
図及び第６図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
第７図参照
＋１１ フォト・リソグラフィ技術を適用することに
依って不純物拡散領域２４上に在る絶縁膜に電極コンタ
クト窓を形成する。
依って不純物拡散領域２４上に在る絶縁膜に電極コンタ
クト窓を形成する。
この工程で電極コンタクト窓が形成される絶縁膜はゲー
ト絶縁膜２３と同時に成長されたものである。
ト絶縁膜２３と同時に成長されたものである。
（２）化学気相成長（ｃｈｅｍｉｃａ １ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依って厚さ例えば２０００ （人〕程度のＷＳｉｘ
膜を形成し、これをフォト・リングラフィ技術を適用す
ることに依ってパターニングしゲート電極・配線２６
（ゲート電極・配線Ｇ１或いはＧ２に相当）とする。
とに依って厚さ例えば２０００ （人〕程度のＷＳｉｘ
膜を形成し、これをフォト・リングラフィ技術を適用す
ることに依ってパターニングしゲート電極・配線２６
（ゲート電極・配線Ｇ１或いはＧ２に相当）とする。
第８図参照
（３１ＣＶＤ法を適用することに依って厚さ例えば２０
００ （人〕程度の二酸化シリコンからなる層間絶縁膜
２７を形成する。
００ （人〕程度の二酸化シリコンからなる層間絶縁膜
２７を形成する。
（４）ＷＳｉｘからなるゲート電極・配線２６を低抵抗
化する為、温度を９５０（”Ｃ）とし、時間を２０（分
〕とする熱処理を行う。このようにすると、ＷＳｉｘは
安定なＷ Ｓ ｉ ２になる。
化する為、温度を９５０（”Ｃ）とし、時間を２０（分
〕とする熱処理を行う。このようにすると、ＷＳｉｘは
安定なＷ Ｓ ｉ ２になる。
（５） フォト・リソグラフィ技術を適用することに
依って眉間絶縁膜２７を選択的にエツチングし開口を形
成する。
依って眉間絶縁膜２７を選択的にエツチングし開口を形
成する。
＋６１ｃＶＤ法を適用することに依って厚さ例えば１０
００ （人〕程度のノン・ドープ多結晶シリコン膜２８
を形成し、これをフォト・リソグラフィ技術を適用する
ことに依ってパターニングする。このノン・ドープ多結
晶シリコン膜２８は、その表裏両界面にショットキ・バ
リヤを生成させる為のものであって、その大きさは眉間
絶縁膜２７に形成された前記開口と略同じ程度を選択す
ることができる。
００ （人〕程度のノン・ドープ多結晶シリコン膜２８
を形成し、これをフォト・リソグラフィ技術を適用する
ことに依ってパターニングする。このノン・ドープ多結
晶シリコン膜２８は、その表裏両界面にショットキ・バ
リヤを生成させる為のものであって、その大きさは眉間
絶縁膜２７に形成された前記開口と略同じ程度を選択す
ることができる。
第９図参照
（９１ＣＶＤ法を適用することに依って厚さ例えば１０
００ （人〕程度のＷＳｉｘ膜を形成し、これをフォト
・リソグラフィ技術を適用することに依ってパターニン
グし正側電源レヘルＶＣＣを供給する為の電源線２９
（電源線ＶＬに相当）とする。
００ （人〕程度のＷＳｉｘ膜を形成し、これをフォト
・リソグラフィ技術を適用することに依ってパターニン
グし正側電源レヘルＶＣＣを供給する為の電源線２９
（電源線ＶＬに相当）とする。
尚、この後、例えば燐珪酸ガラス（ｐ ｈ ｏ ５ｐｈ
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）などのカ
バー膜を形成してからＷＳｉｘからなる電源線２９を低
抵抗化する為の熱処理を行ってＷ Ｓ ｉ ２にすると
良い。尚、この熱処理は、他の目的で行われる熱処理と
兼ねさせることができる。
ｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）などのカ
バー膜を形成してからＷＳｉｘからなる電源線２９を低
抵抗化する為の熱処理を行ってＷ Ｓ ｉ ２にすると
良い。尚、この熱処理は、他の目的で行われる熱処理と
兼ねさせることができる。
前記説明した工程を経て製造された半導体装置では、ゲ
ート電極・、配ｖＡ２６及び電源線２９が共にＷ Ｓ
ｉ２で形成されていることがら、ノン・ドープ多結晶シ
リコン膜２８の表裏両界面との間にショットキ・バリヤ
が生成されて高抵抗部分３−０（抵抗Ｒ１或いはＲ２に
相当）をなしている。
ート電極・、配ｖＡ２６及び電源線２９が共にＷ Ｓ
ｉ２で形成されていることがら、ノン・ドープ多結晶シ
リコン膜２８の表裏両界面との間にショットキ・バリヤ
が生成されて高抵抗部分３−０（抵抗Ｒ１或いはＲ２に
相当）をなしている。
本発明に依る半導体装置に於いては、積層された金属膜
と半導体膜との間に生成されるショットキ・バリヤから
なる抵抗を備えている。
と半導体膜との間に生成されるショットキ・バリヤから
なる抵抗を備えている。
前記構成を採ることに依り、平面で見て占有面積が小さ
い高抵抗が形成された半導体装置を容易に得ることがで
き、しかも、電極・配線などは金属を用いたり或いは不
純物を充分に拡散して低抵抗値を維持することができる
ので高集積化する場合に好適である。
い高抵抗が形成された半導体装置を容易に得ることがで
き、しかも、電極・配線などは金属を用いたり或いは不
純物を充分に拡散して低抵抗値を維持することができる
ので高集積化する場合に好適である。
第１図は本発明の詳細な説明する為の工程要所に於ける
半導体装置の要部切断斜面図、第２図は同じく要部切断
側面図、第３図は同じく要部切断側面図、第４図は本発
明を実施したＳＲＡＭの等価的な要部回路図、第５図は
第４図のＳＲＡＭを具体化した場合の構成を説明する為
の半導体装置の要部平面図、第６図は第５図に見られる
具体化された半導体装置に即して書き改めたＳＲＡＭの
等価的な要部回路図、第７図乃至第９図は第５図及び第
６図に見られるＳＲＡＭを製造する場合について説明す
る為の工程要所に於ける半導体装置の要部切断側面図、
第１０図は従来技術を説明する為の工程要所に於ける抵
抗を含む電極・配線の要部切断斜面図を表している。 図に於いて、４は電極・配線、５はノン・ドープ多結晶
シリコン膜、６は電極・配線、７は高抵抗部分をそれぞ
れ示している。 第３図 本弁明を実施したＳＲＡＭの等Ｉ５的な要部回路図第４
図 第９図 第１０図
半導体装置の要部切断斜面図、第２図は同じく要部切断
側面図、第３図は同じく要部切断側面図、第４図は本発
明を実施したＳＲＡＭの等価的な要部回路図、第５図は
第４図のＳＲＡＭを具体化した場合の構成を説明する為
の半導体装置の要部平面図、第６図は第５図に見られる
具体化された半導体装置に即して書き改めたＳＲＡＭの
等価的な要部回路図、第７図乃至第９図は第５図及び第
６図に見られるＳＲＡＭを製造する場合について説明す
る為の工程要所に於ける半導体装置の要部切断側面図、
第１０図は従来技術を説明する為の工程要所に於ける抵
抗を含む電極・配線の要部切断斜面図を表している。 図に於いて、４は電極・配線、５はノン・ドープ多結晶
シリコン膜、６は電極・配線、７は高抵抗部分をそれぞ
れ示している。 第３図 本弁明を実施したＳＲＡＭの等Ｉ５的な要部回路図第４
図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 積層された金属膜と半導体膜との間に生成されるショッ
トキ・バリヤからなる抵抗 を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120653A JPH01291456A (ja) | 1988-05-19 | 1988-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120653A JPH01291456A (ja) | 1988-05-19 | 1988-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291456A true JPH01291456A (ja) | 1989-11-24 |
Family
ID=14791557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120653A Pending JPH01291456A (ja) | 1988-05-19 | 1988-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136362A (ja) * | 1991-11-13 | 1993-06-01 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643750A (en) * | 1979-09-18 | 1981-04-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
-
1988
- 1988-05-19 JP JP63120653A patent/JPH01291456A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643750A (en) * | 1979-09-18 | 1981-04-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136362A (ja) * | 1991-11-13 | 1993-06-01 | Nec Corp | 半導体記憶装置 |
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