JPH01290052A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH01290052A JPH01290052A JP63119353A JP11935388A JPH01290052A JP H01290052 A JPH01290052 A JP H01290052A JP 63119353 A JP63119353 A JP 63119353A JP 11935388 A JP11935388 A JP 11935388A JP H01290052 A JPH01290052 A JP H01290052A
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- JP
- Japan
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- block
- data
- instruction
- operand
- block data
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、命令フェッチに応答する命令ブロックデータ
と、オペランドフェッチに応答するオペランドブロック
データとを記憶するキャッシュメモリに於けるキャッジ
−メモリに関する。
と、オペランドフェッチに応答するオペランドブロック
データとを記憶するキャッシュメモリに於けるキャッジ
−メモリに関する。
従来ｔキャッジーメモリは、セットアンシアティブ方式
などを採用し、ある一定のブロックサイズで、ブロック
データのキャッジ−メモリへの登録を行い、さらにオペ
ランド用キャッジ−メモリ。
などを採用し、ある一定のブロックサイズで、ブロック
データのキャッジ−メモリへの登録を行い、さらにオペ
ランド用キャッジ−メモリ。
命令用キャッシュメモリからなる分離キャッジ−メモリ
構成を採ったシ、オペランドと命令のどちらとも記憶す
る共用キャッジ−メモリ構成を採っていた。また一般に
プログラムに於いて命令語は記憶領域上で連続性を有す
るがオペランドデータは、偏在もしくは不連続性を有す
ることが多い傾向にあることが知られている。
構成を採ったシ、オペランドと命令のどちらとも記憶す
る共用キャッジ−メモリ構成を採っていた。また一般に
プログラムに於いて命令語は記憶領域上で連続性を有す
るがオペランドデータは、偏在もしくは不連続性を有す
ることが多い傾向にあることが知られている。
前者の分離キャッジ−メモリ構成では一般にオペランド
用キャッシュメモリに於けるオペランドブロックデータ
のブロックサイズは、連続番地によるアクセス及び飛び
番地によるアクセスに対して、性能的にバランスのとれ
たブロックサイズを採り、命令用キャッジ−メモリに於
ける命令ブロツクデータのブロックサイズは、連続番地
によるアクセスに対して性能的に良いブロックサイズが
採られ、それぞれのキャッジ−メモリでのブロックサイ
ズは異っていることが多く、後者の共用キャッジ−メモ
リ構成では、オペランドブロックデータと命令ブロック
データのブロックサイズは。
用キャッシュメモリに於けるオペランドブロックデータ
のブロックサイズは、連続番地によるアクセス及び飛び
番地によるアクセスに対して、性能的にバランスのとれ
たブロックサイズを採り、命令用キャッジ−メモリに於
ける命令ブロツクデータのブロックサイズは、連続番地
によるアクセスに対して性能的に良いブロックサイズが
採られ、それぞれのキャッジ−メモリでのブロックサイ
ズは異っていることが多く、後者の共用キャッジ−メモ
リ構成では、オペランドブロックデータと命令ブロック
データのブロックサイズは。
同じブロックサイズを採っていた。
ところが、上述した従来のキャッジ−メモリ構成に於い
て、前者の分離キャッジ−メモリ構成を採ると、オペラ
ンド用キャッジ−メモリ、命令用キャッジ−メモリを独
立に２つ構成する必要が有シ、・・−ドウエア量が２倍
必要となる欠点があシ。
て、前者の分離キャッジ−メモリ構成を採ると、オペラ
ンド用キャッジ−メモリ、命令用キャッジ−メモリを独
立に２つ構成する必要が有シ、・・−ドウエア量が２倍
必要となる欠点があシ。
後者の共用キャッジ−メモリ構成では、ブロックサイズ
がオペランド、命令ともに同じ大きさとな９、それぞれ
のブロックデータの特性を生かすことが出きす、また命
令・ぐソファを、キャッジ−メモリの上位に設ける場合
など、下位のキャツンーメモリが分離キャノン−メモリ
構成であれば、それぞれの特性を生かすブロックサイズ
を選択できるが共用キャッジ−メモリ構成であると、命
令バッファのブロックサイズもキャッシュメモリ上のブ
ロックサイズと同じになシ、やはりそれぞれの特性を生
かすことが出来ないという欠点がある。
がオペランド、命令ともに同じ大きさとな９、それぞれ
のブロックデータの特性を生かすことが出きす、また命
令・ぐソファを、キャッジ−メモリの上位に設ける場合
など、下位のキャツンーメモリが分離キャノン−メモリ
構成であれば、それぞれの特性を生かすブロックサイズ
を選択できるが共用キャッジ−メモリ構成であると、命
令バッファのブロックサイズもキャッシュメモリ上のブ
ロックサイズと同じになシ、やはりそれぞれの特性を生
かすことが出来ないという欠点がある。
そこで２本発明の技術的課題は、上記欠点に鑑み２分離
キャッジーメモリ構成のようにハードウェア量を２倍必
要せず、共用キャッジ−メモリ構成のように各々のブロ
ックサイズを同じにすることなしに、最適なブロックサ
イズを設定することができる情報処理装置を提供するこ
とである。
キャッジーメモリ構成のようにハードウェア量を２倍必
要せず、共用キャッジ−メモリ構成のように各々のブロ
ックサイズを同じにすることなしに、最適なブロックサ
イズを設定することができる情報処理装置を提供するこ
とである。
本発明によれば、オペランドフェッチ要求に応答するオ
ペランドブロックデータと、該オ被ランドブロックデー
タのブロックサイズを基本ブロックサイズとして、該基
本ブロックサイズの２ｎ倍の大きさのブロックサイズを
有し、命令フェッチ要求に応答する前記命令ブロックデ
ータとを、前記オ被ランドブロックデータ及び、前記命
令ブロックデータの各々のブロックサイズを、各々セッ
トアドレスとして記憶することを特徴としたキャッシュ
メモリが得られる。
ペランドブロックデータと、該オ被ランドブロックデー
タのブロックサイズを基本ブロックサイズとして、該基
本ブロックサイズの２ｎ倍の大きさのブロックサイズを
有し、命令フェッチ要求に応答する前記命令ブロックデ
ータとを、前記オ被ランドブロックデータ及び、前記命
令ブロックデータの各々のブロックサイズを、各々セッ
トアドレスとして記憶することを特徴としたキャッシュ
メモリが得られる。
次に本発明の実施例について図面を参照して説明をする
。
。
尚、説明にあたり第３図に示す構成を例とすることにす
る。
る。
まず２通常のオペランドフェッチ及び命令フェッチの動
作から説明する。
作から説明する。
オペランドフェッチは、データ処理装置１からオペラン
ドフェッチ要求線１０１を介してキャッジ−メモリ３（
共用キャッジ−メモリ）に対して出され、キャッジ−メ
モリ３に該当するデータを含んだオペランドブロックデ
ータが存在した場合。
ドフェッチ要求線１０１を介してキャッジ−メモリ３（
共用キャッジ−メモリ）に対して出され、キャッジ−メ
モリ３に該当するデータを含んだオペランドブロックデ
ータが存在した場合。
オペランドデータ線３０２を介してデータ処理装置１に
該当データが返される。逆に該当するデータを含んだオ
ペランドブロックデータが存在しなかった場合には、主
記憶装置４に対して、オペランドブロックロード要求が
、主記憶アクセス線３０３を介して出され主記憶装置４
から読み出された該当するブロックデータをデータ線４
０１を介してキヤノンユメモリ３に登録する。
該当データが返される。逆に該当するデータを含んだオ
ペランドブロックデータが存在しなかった場合には、主
記憶装置４に対して、オペランドブロックロード要求が
、主記憶アクセス線３０３を介して出され主記憶装置４
から読み出された該当するブロックデータをデータ線４
０１を介してキヤノンユメモリ３に登録する。
次に命令フェッチであるが、命令フェッチは。
まずデータ処理装置１からの命令フェッチ要求を命令フ
ェッチ要求線１０２を介して、命令バッファ２に対して
送出する。命令フェッチ要求を受は付けた命令バッファ
２は、該当する命令ブロックデータが存在すれば、命令
データ線２０１を介して、データ処理装置１に対して命
令語がフェッチされる。もし命令バッファ２に該当する
命令ブロックデータが存在しなかった場合、命令バッフ
ァ２よシ命令ブロックデータフェッチ要求が、命令ブロ
ックフェッチ要求線２０２を介して、キャッジ−メモリ
３に出される。
ェッチ要求線１０２を介して、命令バッファ２に対して
送出する。命令フェッチ要求を受は付けた命令バッファ
２は、該当する命令ブロックデータが存在すれば、命令
データ線２０１を介して、データ処理装置１に対して命
令語がフェッチされる。もし命令バッファ２に該当する
命令ブロックデータが存在しなかった場合、命令バッフ
ァ２よシ命令ブロックデータフェッチ要求が、命令ブロ
ックフェッチ要求線２０２を介して、キャッジ−メモリ
３に出される。
命令ブロックフェッチ要求に該当する命令ブロックデー
タがキャッジ−メモリ３上に存在すれば。
タがキャッジ−メモリ３上に存在すれば。
命令ブロックデータは命令バッファ２に命令ブロックデ
ータ線３０１を介して返され登録される。
ータ線３０１を介して返され登録される。
もし、キャッジ−メモリ３上にも該当する命令ブロック
データが存在しなかった場合は、キャッジ−メモリ３か
ら主記憶アクセス線３０３を介して主記憶装置４に対し
て命令ブロックロード要求が出され、主記憶装置４から
読み出された該当する命令ブロックデータをデータ線４
０１を介して。
データが存在しなかった場合は、キャッジ−メモリ３か
ら主記憶アクセス線３０３を介して主記憶装置４に対し
て命令ブロックロード要求が出され、主記憶装置４から
読み出された該当する命令ブロックデータをデータ線４
０１を介して。
キャノン−メモリ３に登録するとともに命令バッファ２
に対しても命令ブロックデータの転送及び登録を行う。
に対しても命令ブロックデータの転送及び登録を行う。
本発明は、前述のオペランドブロックデータと。
命令ブロックデータとが異ったブロックサイズであって
、それらが同一キャラシーメモリ３上に登録管理される
もので引き続いて、その点について説明する。
、それらが同一キャラシーメモリ３上に登録管理される
もので引き続いて、その点について説明する。
例として、命令ブロックデータのブロックサイズを４Ｎ
バイト、オペランドブロックデータのブロックサイズを
Ｎバイトとした場合を用いることとする。
バイト、オペランドブロックデータのブロックサイズを
Ｎバイトとした場合を用いることとする。
第１図に示す様にキャッジ−メモリ３にデータバッファ
３１とアドレスタグ記憶部３２と有効情報記憶部３３と
、ブロック情報記憶部３４を設ける。
３１とアドレスタグ記憶部３２と有効情報記憶部３３と
、ブロック情報記憶部３４を設ける。
データバッファ３１はＮバイトのデータブロック（オペ
ランドブロックデータ）を基本ブロックとして構成され
、アドレスタグ記憶部３２は、前記基本ブロックに１対
１対応でアドレス上位部を持ち、有効情報記憶部３３は
前述の基本ブロックごとに１ビツトの有効ビットを持ち
、それらを命令ブロックデータのブロックサイズ（オペ
ランドブロックデータの２２倍）ごとに折シたたみ、そ
れらを１度に読み出し及び書き込み可能となるような構
成で記憶し、ブロック情報記憶部３４は、命令ブロック
データ単位に１ビツトの情報を持ち命令ブロックデータ
なのかオペランドブロックデータなのかの区別を行い、
該情報も前述の有効ビットと同様に読み出し及び書き込
みが出来る。
ランドブロックデータ）を基本ブロックとして構成され
、アドレスタグ記憶部３２は、前記基本ブロックに１対
１対応でアドレス上位部を持ち、有効情報記憶部３３は
前述の基本ブロックごとに１ビツトの有効ビットを持ち
、それらを命令ブロックデータのブロックサイズ（オペ
ランドブロックデータの２２倍）ごとに折シたたみ、そ
れらを１度に読み出し及び書き込み可能となるような構
成で記憶し、ブロック情報記憶部３４は、命令ブロック
データ単位に１ビツトの情報を持ち命令ブロックデータ
なのかオペランドブロックデータなのかの区別を行い、
該情報も前述の有効ビットと同様に読み出し及び書き込
みが出来る。
これらの情報を持つことによって、たとえば第２図のに
示すようにデータバッファ３１にオペランドアクセス（
ａ）があると、そのオペランドアクセス（ａ）に該当す
る有効ビットを有効情報記憶部３３から、ブロック情報
をブロック情報記憶部３４から読み出しさらにアドレス
タグ記憶部３２からアドレス上位部を読み出し、第１図
に示すようにアドレスコンベア回路３５でアクセスアド
レス王位部とアドレスタグ記憶部３２から読み出された
アドレス上位部とを比較し、コンベア回路３５で一致が
とれ、さらに有効情報記憶部３３から読み出された有効
情報が” １ ”（有効）であってＡＮＤゲート３７で
ＡＮＤがとれ、さらにブロック情報記憶部３４から読み
出されたブロック情報が０″でオペランドブロックデー
タであることを示していてデータ処理装置１からのブロ
ック情報１２（”オペランドアクセスｎ ＝ｔｌ Ｏ″
′）とをコンベア回路３８で一致がとれ、 ＡＮＤケゝ
−ト３９でＡＮＤがとれた場合に該当データを含んだブ
ロックデータが存在したことになシ逆に有効ビットが′
０″′であったｐ、７０ツク情報が（″命令ブロック″
＝″１″）であったシした場合には、該当データを含ん
だブロックデータが存在しなかったことになる。
示すようにデータバッファ３１にオペランドアクセス（
ａ）があると、そのオペランドアクセス（ａ）に該当す
る有効ビットを有効情報記憶部３３から、ブロック情報
をブロック情報記憶部３４から読み出しさらにアドレス
タグ記憶部３２からアドレス上位部を読み出し、第１図
に示すようにアドレスコンベア回路３５でアクセスアド
レス王位部とアドレスタグ記憶部３２から読み出された
アドレス上位部とを比較し、コンベア回路３５で一致が
とれ、さらに有効情報記憶部３３から読み出された有効
情報が” １ ”（有効）であってＡＮＤゲート３７で
ＡＮＤがとれ、さらにブロック情報記憶部３４から読み
出されたブロック情報が０″でオペランドブロックデー
タであることを示していてデータ処理装置１からのブロ
ック情報１２（”オペランドアクセスｎ ＝ｔｌ Ｏ″
′）とをコンベア回路３８で一致がとれ、 ＡＮＤケゝ
−ト３９でＡＮＤがとれた場合に該当データを含んだブ
ロックデータが存在したことになシ逆に有効ビットが′
０″′であったｐ、７０ツク情報が（″命令ブロック″
＝″１″）であったシした場合には、該当データを含ん
だブロックデータが存在しなかったことになる。
また同様にして第２図■に示すように、データバッファ
３１に命令アクセス（ｂ）があると前述の様に有効ビッ
トが′１″であって、ブロック情報がｔｌ Ｉ ＩＩの
場合に該当する命令ブロックデータが存在したことにな
ｐ、有効ビットが′Ｏ″であったり、ブロック情報がＩ
Ｉ Ｏ１７であったシした場合には、該当する命令ブロ
ックデータが存在しなかったことＫなる。
３１に命令アクセス（ｂ）があると前述の様に有効ビッ
トが′１″であって、ブロック情報がｔｌ Ｉ ＩＩの
場合に該当する命令ブロックデータが存在したことにな
ｐ、有効ビットが′Ｏ″であったり、ブロック情報がＩ
Ｉ Ｏ１７であったシした場合には、該当する命令ブロ
ックデータが存在しなかったことＫなる。
第２図■に示すケースは［Ｆ］に示す状態で、オペラン
ドブロックデータの存在するキャッシーメそり３上のエ
ントリーに命令アクセス（ｂ）があったケースで、前述
のように、コンベア回路３８でのブロック情報の一致が
とれないので、キャラシーメモリ３上の命令プロツクデ
ータネ在となシ、主記憶装置４から読み出した命令ブロ
ックデータ（４Ｎ バイト）を、ブロックサイズをセッ
トアドレスとした位置に登録するとともに、有効情報を
４ビツトとも１とし、ブロック情報を“０”から１”と
する。
ドブロックデータの存在するキャッシーメそり３上のエ
ントリーに命令アクセス（ｂ）があったケースで、前述
のように、コンベア回路３８でのブロック情報の一致が
とれないので、キャラシーメモリ３上の命令プロツクデ
ータネ在となシ、主記憶装置４から読み出した命令ブロ
ックデータ（４Ｎ バイト）を、ブロックサイズをセッ
トアドレスとした位置に登録するとともに、有効情報を
４ビツトとも１とし、ブロック情報を“０”から１”と
する。
第２図■に示すケースは■に示す状態で、命令ブロック
データの存在するキャッシュメモリ３上のエントリーに
オペランドアクセスがあったケースで、前述の様にキャ
ノン−メモリ上にオペランドブロックデータネ在となシ
、主記憶装置４がら読み出したオペランドブロックデー
タ（Ｎバイト）をブロックサイズをセットアドレスとし
た位置に登録するとともに、有効情報を登録ブロックデ
ータに対応するピットをｕ １１７にしその他の３ブロ
ツクの有効情報を３ビツト”０″（無効化）とし。
データの存在するキャッシュメモリ３上のエントリーに
オペランドアクセスがあったケースで、前述の様にキャ
ノン−メモリ上にオペランドブロックデータネ在となシ
、主記憶装置４がら読み出したオペランドブロックデー
タ（Ｎバイト）をブロックサイズをセットアドレスとし
た位置に登録するとともに、有効情報を登録ブロックデ
ータに対応するピットをｕ １１７にしその他の３ブロ
ツクの有効情報を３ビツト”０″（無効化）とし。
さらにブロック情報を“１”から°′０″とする。
以上のようにするとそれぞれの異った大きさのブロック
データを各々同一キャッシュメモリ３上で独立して処理
可能となる。
データを各々同一キャッシュメモリ３上で独立して処理
可能となる。
以上説明したように２本発明はキャノン−メモリに２種
類のブロックサイズのブロックデータを登録可能とする
ことによって２分離キャッジーメモリ構成のように、ハ
ードウェア量を２倍必要とせず、共用キャッジ−メモリ
構成のようにそれぞれのブロックサイズを同じくするこ
となしに、それぞれに最適なブロックサイズを設定可能
とすることで、性能的に優れたキャッジ−メモリを提供
することができる効果がある。
類のブロックサイズのブロックデータを登録可能とする
ことによって２分離キャッジーメモリ構成のように、ハ
ードウェア量を２倍必要とせず、共用キャッジ−メモリ
構成のようにそれぞれのブロックサイズを同じくするこ
となしに、それぞれに最適なブロックサイズを設定可能
とすることで、性能的に優れたキャッジ−メモリを提供
することができる効果がある。
以下ポ臼
第１図は本発明の実施例であシ、第２図■〜■は第１図
における２種類のブロックデータのブロックサイズの態
様を示す具体例であり、第３図は本実施例の一構成例で
ある。 １・・・データ処理装置、２・・・命令バッファ、３・
・・キャッジ−メモリ、４・・・主記憶装置、１１・・
・アドレスレジスタ、１２・・・ブロック情報、３１・
・・データ・ぐソフア、３２・・・アドレスタグ記憶部
、３３・・・有効情報記憶部、３４・・・ブロック情報
記憶部。 ３５．３８・・・コンベア回路、３７．３９・・・ＡＮ
Ｄグー）、、３６・・・セレクタ、１０１・・・オ波ラ
ンドフェッチ要求線、１０２・・・命令フェッチ要求線
、２０１・・・命令データ線、２０２・・・命令ブロッ
クフェッチ要求線、３０１・・・命令ブロックデータ線
、３０２・・・オペランドデータ線、３０３・・・主記
憶アクセス線、４０１・・・データ線。 ■
における２種類のブロックデータのブロックサイズの態
様を示す具体例であり、第３図は本実施例の一構成例で
ある。 １・・・データ処理装置、２・・・命令バッファ、３・
・・キャッジ−メモリ、４・・・主記憶装置、１１・・
・アドレスレジスタ、１２・・・ブロック情報、３１・
・・データ・ぐソフア、３２・・・アドレスタグ記憶部
、３３・・・有効情報記憶部、３４・・・ブロック情報
記憶部。 ３５．３８・・・コンベア回路、３７．３９・・・ＡＮ
Ｄグー）、、３６・・・セレクタ、１０１・・・オ波ラ
ンドフェッチ要求線、１０２・・・命令フェッチ要求線
、２０１・・・命令データ線、２０２・・・命令ブロッ
クフェッチ要求線、３０１・・・命令ブロックデータ線
、３０２・・・オペランドデータ線、３０３・・・主記
憶アクセス線、４０１・・・データ線。 ■
Claims (1)
- １、オペランドフェッチ要求に応答するオペランドブロ
ックデータと、該オペランドブロックデータのブロック
サイズを基本ブロックサイズとして、該基本ブロックサ
イズの２＾ｎ倍の大きさのブロックサイズを有し、命令
フェッチ要求に応答する前記命令ブロックデータとを、
前記オペランドブロックデータ及び、前記命令ブロック
データの各各のブロックサイズを、各々セットアドレス
として記憶することを特徴としたキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119353A JPH0727490B2 (ja) | 1988-05-18 | 1988-05-18 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119353A JPH0727490B2 (ja) | 1988-05-18 | 1988-05-18 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290052A true JPH01290052A (ja) | 1989-11-21 |
| JPH0727490B2 JPH0727490B2 (ja) | 1995-03-29 |
Family
ID=14759392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119353A Expired - Lifetime JPH0727490B2 (ja) | 1988-05-18 | 1988-05-18 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727490B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510992A (ja) * | 2002-12-17 | 2006-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ライン幅を選択的に変更することが可能なメモリ |
-
1988
- 1988-05-18 JP JP63119353A patent/JPH0727490B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510992A (ja) * | 2002-12-17 | 2006-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ライン幅を選択的に変更することが可能なメモリ |
| JP4741844B2 (ja) * | 2002-12-17 | 2011-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ライン幅を選択的に変更することが可能なメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727490B2 (ja) | 1995-03-29 |
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