JPH01281751A - Semiconductor device - Google Patents
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- JPH01281751A JPH01281751A JP11102788A JP11102788A JPH01281751A JP H01281751 A JPH01281751 A JP H01281751A JP 11102788 A JP11102788 A JP 11102788A JP 11102788 A JP11102788 A JP 11102788A JP H01281751 A JPH01281751 A JP H01281751A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to the structure of a semiconductor device.
従来の半導体装置、とくにサリサイドのＳＲＡＭの構造
を第２図に示す、（これは、ＥＬＥＣＴＲＯＭＤＥＶＩ
ＣＥ １９８７ Ｎｏ、３４：掲載された論文ＴＩＴＡ
ＮＩＵＨＮＩＴＲＩＤＥ ＬＯＣＡＬ ＩＮＴＥＲＣＯ
ＮＥＣＴに示されている。）同図において、２０１はＰ
形シリコン基板、２０２は素子分離用酸化膜、２０３は
ゲート酸化膜、２０４はゲート電極であり、下層が多結
晶シリコン２０４’ 、上層がチタンシリサイド２０９
の積層構造（ポリサイド）である、２０５は低濃度ｎ型
不純物拡散層、２０６は絶縁膜サイドウオール、２０７
は高濃度ｎ型不純物拡散層（ソース・ドレイン）７であ
り、前記２０１−２０７により、第１のトランジスタが
構成される。２０８は、隣接する第２のトランジスタの
ゲート配線であり、やはり多結晶シリコン２０８′とチ
タンシリサイド２０８″の積層構造になっている。また
、第１のトランジスタのソース・ドレインは表面にチタ
ンシリサイド２０９が形成され、チタンナイトライド２
１０により前記第２のトランジスタのゲート配線２０８
に接続されていた。The structure of a conventional semiconductor device, especially a salicide SRAM, is shown in FIG.
CE 1987 No. 34: Published paper TITA
NIUHNITRIDE LOCAL INTERCO
Shown in NECT. ) In the same figure, 201 is P
202 is an oxide film for element isolation, 203 is a gate oxide film, 204 is a gate electrode, the lower layer is polycrystalline silicon 204', and the upper layer is titanium silicide 209.
205 is a low concentration n-type impurity diffusion layer, 206 is an insulating film sidewall, and 207 is a laminated structure (polycide).
is a high concentration n-type impurity diffusion layer (source/drain) 7, and the first transistor is constituted by the above-mentioned 201-207. 208 is the gate wiring of the adjacent second transistor, which also has a laminated structure of polycrystalline silicon 208' and titanium silicide 208''.The source and drain of the first transistor have titanium silicide 209 on the surface. is formed, titanium nitride 2
10, the gate wiring 208 of the second transistor
was connected to.
しかしながら、前述の従来技術では、大きな課題が２つ
あった。第１の課題は接続の目的で用いられているチタ
ンナイトライドは非常に酸化され易く、例えばレジスト
剥離工程でＨ２ＳＯ４／Ｈ２Ｏ２の混合液に溶解したり
、あるいは酸素雰囲気中でのアニールの際に酸化して絶
縁物になってしまうというようなことである。However, the above-mentioned conventional technology has two major problems. The first problem is that titanium nitride, which is used for connection purposes, is very easily oxidized. This means that it becomes an insulator.
第２の課題は、チタンシリサイドがフッ酸に溶解しやす
いためにチタンシリサイド上に高抵抗用多結晶シリコン
等配線材料を積層する場合、フッ酸前洗浄による自然酸
化膜の除去が充分行えず、接触不良を引き起こすと言う
ような事である。The second problem is that titanium silicide easily dissolves in hydrofluoric acid, so when a wiring material such as high-resistance polycrystalline silicon is layered on titanium silicide, the natural oxide film cannot be removed sufficiently by pre-cleaning with hydrofluoric acid. This is something that can cause poor contact.
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、特に後工程（例えばレ
ジスト剥離工程酸化雰囲気中でのアニール工程、フッ酸
前洗浄工程等）に対する安定性を向上させる半導体装置
の構造を提供するところにある。Therefore, the present invention aims to solve these problems, and its purpose is to improve stability in post-processes (for example, resist stripping process, annealing process in an oxidizing atmosphere, hydrofluoric acid pre-cleaning process, etc.). The purpose of the present invention is to provide a structure of a semiconductor device that improves the performance.
〔課題を解決するための手段〕
本発明の半導体装置は、
１）ゲート電極が、下層多結晶シリコン、上層耐フッ酸
性シリサイドの積層構造であり、ソース・ドレイン上に
はチタンシリサイドが形成されている事を特徴とする。[Means for Solving the Problems] The semiconductor device of the present invention has the following features: 1) The gate electrode has a laminated structure of a lower layer of polycrystalline silicon and an upper layer of hydrofluoric acid-resistant silicide, and titanium silicide is formed on the source and drain. It is characterized by the presence of
２）平面的に離間された不純物拡散層と多結晶シリコン
層が、前記不純物拡散層上と前記多結晶シリコン層のｌ
Ｉ！ｌ壁に同時に形成されたチタンシリサイドにより接
続されていることを特徴とする。2) An impurity diffusion layer and a polycrystalline silicon layer spaced apart from each other in a plane are arranged on the impurity diffusion layer and on the polycrystalline silicon layer.
I! It is characterized in that it is connected by titanium silicide formed at the same time on the l wall.
以下、本発明の実施例を図面により詳細に説明する。第
１図は、本発明による半導体装置の断面図であり、同図
において、１０１はＰ形シリコン基板、１０２は素子分
離用酸化膜、１０３はゲート酸化膜、１０４はゲート電
極であり、下層が多結晶シリコン１０４′上層がモリブ
デンシリサイド１０４″の積層構造（ポリサイド）であ
る、１０５は低濃度ｎ型不純物拡散層、１０６は絶縁膜
サイドウオール、１０７は高濃度ｎ型不純物拡散層（ソ
ース・ドレイン）であり、前記１０１−１０７により、
第１のトランジスタが構成される。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device according to the present invention. In the figure, 101 is a P-type silicon substrate, 102 is an oxide film for element isolation, 103 is a gate oxide film, and 104 is a gate electrode. The upper layer of polycrystalline silicon 104' has a laminated structure (polycide) of molybdenum silicide 104'', 105 is a low concentration n-type impurity diffusion layer, 106 is an insulating film sidewall, and 107 is a high concentration n-type impurity diffusion layer (source/drain). ), and according to the above 101-107,
A first transistor is configured.
１０８は、隣接する第２のトランジスタのゲート配線で
あり、やはり多結晶シリコン１０８′とモリブデンシリ
サイド１０８″の積層構造になっている。また、第１の
トランジスタのソース・ドレイン１０７上及び、第２の
トランジスタのゲート配線１０８の下層多結晶シリコン
１０８の側壁には、チタンシリサイド１０９が選択的に
形成され、これにより第１のトランジスタのソース・ド
レイン１０７と第２のトランジスタのゲート配線１０８
が接続されている。Reference numeral 108 denotes a gate wiring of an adjacent second transistor, which also has a laminated structure of polycrystalline silicon 108' and molybdenum silicide 108''. Titanium silicide 109 is selectively formed on the sidewalls of the lower polycrystalline silicon 108 of the gate wiring 108 of the first transistor, thereby forming the source/drain 107 of the first transistor and the gate wiring 108 of the second transistor.
is connected.
次に本発明の半導体装置の製造方法を簡単に説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be briefly explained.
１０１〜１０６．１０８は周知の技術を用いて容易に形
成されるので、ここでは省略する。101 to 106, and 108 are easily formed using well-known techniques, so their description will be omitted here.
１０６を形成した後、フォトレジストパターンを用いて
前記第２のトランジスタのゲート配線１０８の側壁部の
サイドウオールのみをエツチング除去する０次に高濃度
ｎ型不純物をイオン注入し、９００−１０００℃でアニ
ールを行ない高濃度ｎ型不純物拡散層１０７を形成する
。106, a photoresist pattern is used to ion-implant zero-order high-concentration n-type impurities to remove only the sidewall of the gate wiring 108 of the second transistor by etching at 900-1000°C. Annealing is performed to form a high concentration n-type impurity diffusion layer 107.
全面にチタンを２００−８００Ａスパツタ法で形成した
後、７００度前後でハロゲンランプを用いてアニールを
行なう、この時前記第２のトランジスタのゲート配線１
０８′の下層の多結晶シリコン１０８の側壁及び高濃度
不純物拡散層１０７上のチタンは、チタンシリサイドに
なり、前記素子分離用酸化膜１０２、前記絶縁膜サイド
ウオール１０６及び前記モリブデンシリサイド１０４′
、１０８′上のチタンはチタンナイトライドになる。After forming titanium on the entire surface with a 200-800A sputtering method, annealing is performed using a halogen lamp at around 700 degrees. At this time, the gate wiring 1 of the second transistor is
The titanium on the sidewalls of the lower layer polycrystalline silicon 108 and the high concentration impurity diffusion layer 107 becomes titanium silicide, and the element isolation oxide film 102, the insulating film sidewall 106 and the molybdenum silicide 104'
, 108' becomes titanium nitride.
前記チタンナイトライドをアンモニア、過酸化水素の混
合液でエツチング除去し、８００度前後でハロゲンラン
プを用いてアニールを行なうことで本発明の半導体装置
が形成される。The semiconductor device of the present invention is formed by removing the titanium nitride by etching with a mixed solution of ammonia and hydrogen peroxide, and annealing at around 800 degrees using a halogen lamp.
〔発明の効果〕
以上述べたように、本発明に依れは、ゲート電極に耐フ
ッ酸性のシリサイドを用いているので、高抵抗用多結晶
シリコンをこのゲート電極と接続させることにより従来
のような接触不良の問題は回避される。また本発明に於
いては従来技術のチタンナイトライドの役目をチタンシ
リサイドが果たし、そのうえこのチタンシリサイドはチ
タンナイトライドに比べ遥かに潰れた耐酸化性を示すた
め、後工程での安定性も非常に向上するという多大な効
果を有する。[Effects of the Invention] As described above, according to the present invention, hydrofluoric acid-resistant silicide is used for the gate electrode, so by connecting high-resistance polycrystalline silicon to this gate electrode, it is possible to The problem of poor contact is avoided. In addition, in the present invention, titanium silicide fulfills the role of titanium nitride in the prior art, and furthermore, this titanium silicide exhibits far greater oxidation resistance than titanium nitride, so it is extremely stable in subsequent processes. It has the great effect of improving
第１図は、本発明の半導体装置の構造を示す断面図。
第２図は、従来の半導体装置の構造を示す断面図。
１０１．２０１・・・ｐ型シリコン基板１０２．２０２
・・・素子分離用酸化膜１０３．２０３・・・ゲート酸
化膜
１０４．２０４・・・ゲート電極
１０４’、１０８’、２０４’
・・・多結晶シリコン
１０４″、１０８＃・・モリブデンシリサイド１０５．
２０５・・・低濃度ｎ型不純物拡散層１０６．２０６・
・・絶縁膜サイドウオール１０７．２０７・・・高濃度
ｎ型不純物拡散層（ソース・ドレイン）
１０８．２０８・・・隣接する第２のトランジスタのゲ
ート配線
１０９．２０８″、２０９
・・・チタンシリサイド
２１０・・・チタンナイトライド
以上
出願人 セイコーエプソン株式会社FIG. 1 is a sectional view showing the structure of a semiconductor device of the present invention. FIG. 2 is a cross-sectional view showing the structure of a conventional semiconductor device. 101.201...p-type silicon substrate 102.202
...Element isolation oxide film 103.203...Gate oxide film 104.204...Gate electrodes 104', 108', 204'...Polycrystalline silicon 104'', 108#...Molybdenum silicide 105.
205...Low concentration n-type impurity diffusion layer 106.206.
...Insulating film sidewall 107.207...High concentration n-type impurity diffusion layer (source/drain) 108.208...Gate wiring of adjacent second transistor 109.208'', 209...Titanium silicide 210...Titanium nitride and above Applicant Seiko Epson Corporation
Claims (2)
酸性シリサイドの積層構造であり、ソース・ドレイン上
にはチタンシリサイドが形成されている事を特徴とする
半導体装置。(1) A semiconductor device characterized in that the gate electrode has a laminated structure of a lower layer of polycrystalline silicon and an upper layer of hydrofluoric acid-resistant silicide, and titanium silicide is formed on the source and drain.
ン層が、前記不鈍物拡散層上と前記多結晶シリコン層の
側壁に同時に形成されたチタンシリサイドにより接続さ
れていることを特徴とする半導体装置。(2) The impurity diffusion layer and the polycrystalline silicon layer, which are spaced apart in a plane, are connected by titanium silicide formed simultaneously on the impurity diffusion layer and on the sidewall of the polycrystalline silicon layer. semiconductor devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102788A JPH01281751A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102788A JPH01281751A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281751A true JPH01281751A (en) | 1989-11-13 |
Family
ID=14550540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102788A Pending JPH01281751A (en) | 1988-05-07 | 1988-05-07 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281751A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554549A (en) * | 1995-07-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Salicide process for FETs |
| US5612243A (en) * | 1989-07-10 | 1997-03-18 | Texas Instruments Incorporated | Polycide local interconnect method and structure |
-
1988
- 1988-05-07 JP JP11102788A patent/JPH01281751A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612243A (en) * | 1989-07-10 | 1997-03-18 | Texas Instruments Incorporated | Polycide local interconnect method and structure |
| US5554549A (en) * | 1995-07-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Salicide process for FETs |
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