JPH01278139A - マルチフレーム同期・変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（改変〕 基本フレームが例えば８ビツト構成の加入者データのＮ
個分で１マルチフレームを成すＮ個分のマルチフレーム
で構成される相互に非同期のＮマルチフレーム人力のマ
ルチフレーム同期をとり、そのあとマルチフレーム同期
のとれたＮマルチフレームのＮ個の加入者データを、基
本フレームが４ビツト構成のＭ／２個分で１マルチフレ
ームを成す８Ｎ個分の同期した８Ｎマルチフレームに変
換して、８Ｎチヤネルの伝送路等のデータ伝送に用いる
マルチフレーム同期・変換方式の回路構成に関し相互に
非同１■のＮ個のマルチフレーム入力の同期をとるマル
チフレーム同期回路の構成の簡略化を目的とし、 直列の非同期のＮ個のマルチフレームの入力データを、
基本フレームの同期用Ｆビットを含む８ビット単位の並
列符号に変換し、その出力の８ビット並列データを１マ
ルチフレーム分づつ一定数Ｎ−１だけ入力しマルチフレ
ーム毎に４段にシフトして１マルチフレーム分づつ順次
遅延した一定数Ｎ−１の８ビット並列データを並列に出
力する一定数Ｎ−１だけ縦続されたシフトレジスタと該
シフトレジスタの出力と直並列変換器の出力とのＮ個の
８ビット並列データＤＩ、Ｄ２．Ｄｎの各Ｆピッｌ−Ｆ
　１　＋　Ｆ　２　＋Ｆｎの符号パターンがＮ個のマル
チフレームの周期で予め定めたパターンと一敗する時を
検出し検出信号ＷＥを出力するＦビットパターン検出部
と該Ｎ個の８ビット並列データＤｉ、Ｄ２．Ｏｎから、
入力のＮマルチフレームの周期の選択信号により１個の
マルチフレームデータを選択して出力する選択回路を具
え該選択回路の出力のマルチフレーム単位のデータをメ
モリに、Ｆビットパターン検出部の検出信号ＷＥにより
書込み読出すように構成する。

〔産業上の利用分野〕

本発明は、独立した加入者からのフレーム同期用Ｆビッ
トを含み８ビツト（１バイト）で構成される基本フレー
ムの４個の基本フレーム、例えハロ４基本フレームで１
マルチフレームを構成し、そのＮ個分のマルチフレーム
で構成される相互に非同期のＮマルチフレーム、例えば
３個の３マルチフレームを入力して符号処理し、それら
３個のマルチフレーム同期をとり、そのあとマルチフレ
ーム同期のとれた３マルチフレームの６４加入者の各８
ビツトデータに、耐ノイズ性向上の為のパリティビット
Ｐ等の所要数４のビットを付加して各加入者情報を１２
ビツト構成とし、その６４個の加入者情報を、４ビツト
構成の基本フレームのＭ／２個分、例えハコ２基本フレ
ーム（・６４／２）で１マルチフレームを構成して２４
（８Ｎ・８ｘ３）個のマルチフレームの同期した２４マ
ルチフレームに変換して、２４チヤネル伝送路へ伝送す
る等のデータ伝送に用いるマルチフレーム同期・変換方
式に関する。

上記用途のマルチフレーム同期・変換方式としては、加
入者数門が多い場合でも、その非同期のＮマルチフレー
ム入力のマルチフレーム同期をとる前段のマルチフレー
ム同期のための回路構成が成るべく筒車であることが望
まれている。

〔従来の技術〕

上記の前段で８ビット単位の非同期のＮマルチフレーム
入力のマルチフレーム同期をとり、後段でその同期のと
れたＮマルチフレームを４ビット単位の８Ｎマルチフレ
ームに同期変換するマルチフレーム同期・変換方式の従
来の構成は、第４図のブロック図に示す如く、入力信号
の基本フレームＢＦが８ビット単位の加入者データの６
４加入者分の基本フレーム６４ＢＦで１マルチフレーム
を構成する３個の非同期の３マルチフレームの直列デー
タを、直並列変換回路１０Ａにおいて、３マルチフレー
ムの各マルチフレームに対応して、８ビット単位の３グ
ループの並列符号田１−１〜１６４−１　、ｌｌ−２〜
１１６４−２　、＃１−３〜＃６４−２の、各６４個の
８ビット並列データに変換する。そして、各マルチフレ
ームの６４加入者データ出力は同−加入者毎に１つの選
択回路に集められて、６４個の選択回路４−１．〜４−
６４へ入力され、タイミング発生回路２０Ａからの基本
フレーム単位の選択信号５ｅｔ−八により順次選択され
て６４個のメモリ５−１．〜５−６４へ人力される。

又、直並列変換回路１０Ａは、入力の３マルチフレーム
の各６４加入者データのフレーム同期用Ｆビットの６４
個分１１〜＃６４を“１１０′パターン検出器３−１〜
３−６４へ出力し、該“１１０”パターン検出器におい
て各加入者データのＦビットの符号パターンを３マルチ
フレーム毎にチエツクして、予め定めた一定パターン例
えば“１，１．０”を検出した時に検出信号ＷＥ　１〜
ＷＥ　６４を出力し、その検出信号ＷＥをライトイネー
ブル信号ＷＥとして、メモリ５−１．〜５−６４のチッ
プＣＳを選択して前記選択回路４−１．〜４−６４から
の８ビット単位の３マルチフレームのデータを、タイミ
ング発生回路２０Ａからの８ビット単位のアドレスＡＤ
Ｄ　１〜ＡＤＤ　６４により順次メモリ５−１゜〜５−
６４へ書込み読出して、非同期の３つのマルチフレート
入力の相互のマルチフレーム同期がとられる。そして次
に並直列変換回路３〇八により、メモリ５−１．〜５−
６４から読出された同期のとれた３マルチフレームのデ
ータを基にして、タイミング発生回路２〇八からの選択
信号５ｅｔ−８により選択して、同期した４ビット単位
の基本フレームの６４／２個分、即ち３２個分で１マル
チフレームを構成し、その２４個分の２４マルチフレー
ムのデータ、−１には８Ｎ個のマルチフレームに変換し
て出力している。

〔発明が解決しようとする課題〕

従来のマルチフレーム同期・変換方式は、上述の如く、
８ビット単位の６４加入者分の基本フレーム６４ＢＦで
１マルチフレームを構成する非同期の３マルチフレーム
のデータのマルチフレーム同期をとるのに、直並列変換
回路１〇八において入力の非同期の３マルチフレームの
データを基本フレームの８ビット単位の並列符号に変換
したのち、加入者数６４に等しい６４個の８ビット単位
の選択回路４−１．４−６４、メモリ５−１　、５−６
４、”１，１．０”パターン検出器３−Ｌ３−６４を必
要とするので、加入者数Ｈが大きイトキは、入力の非同
期の３マルチフレームのマルチフレーム同期をとるため
の回路規模が大きくなるという問題がある。

本発明は加入者データ数Ｎが大きくなっても、その非同
期のマルチフレーム入力相互のマルチフレーム同期をと
るための回路の規模が大きくならないことを課題とする
。

〔課題を解決するための手段〕

上記の課題は、直並列変換回路１０Ａにおいて入力の非
同期の３マルチフレームのデータを基本フレームの８ビ
ット単位の並列符号に変換したのち、基本フレーム単位
で符号処理して非同期の３マルチフレームの同期をとる
のではなくて、６４個の基本フレームからなる１マルチ
フレーム単位で符号処理シて非同期の３マルチフレーム
のマルチフレーム同期をとるように構成する本発明によ
って解決される。

本発明のマルチフレーム同期・変換方式の原理構成を示
す第１図において、 １０は、基本フレームのＮ個分よりなるｌマルチフレー
ムのＮ個分で構成される非同期のＮマルチフレームの直
列データ入力を、基本フレームのｂビット単位の並列デ
ータのＮ個のマルチフレームＤ１〜Ｄｎに変換する直並
列変換部である。

２−１　、２−　（Ｎ−１）は、直並列変換部１０の出
力のｂビット並列のデータを１マルチフレーム単位のデ
ータＤ１〜Ｄｎとして順次入力して、１マルチフレーム
毎に４段にシフトする単位シフトレジスタの（Ｎ−１）
個が縦続されたシフトレジスタであって、１マルチフレ
ーム分の遅延時間だけ順次時間シフトしたｂビット並列
の（Ｎ−１）個のシフトデータＤｎ−１〜Ｄ２．　ＤＩ
を並列に出力する。

３は、該シフトレジスタ２−１　、２−　（Ｎ−１）の
出力Ｄｎ−１〜０２．０１と直並列変換部１０の出力Ｏ
ｎのＮ個並列のｂビット並列のデーク旧〜Ｄｎから各デ
ータのＦピッｌ−Ｆｌ　、　Ｆ２．　Ｆｎの符号パター
ンが、Ｎ個のマルチフレームの周期において予め定めた
パターンと一致する時を検出して、検出信号−Ｅを出力
するＦビットパターン検出部である。

４は、該シフトレジスタ２−１．２−　（Ｎ−１）のマ
ルチフレーム単位の出力Ｄｎ−１〜Ｄ２．Ｄｉと直並列
変換部１０のマルチフレーム単位の出力ＤｎのＮ個のｂ
ビット並列のデータＤ１〜Ｄｎを並列に入力して、その
中から入力のＮマルチフレーム周期のタイミングの選択
信号Ｓｅｌ　Ａにより選択して、−個のマルチフレーム
単位のｂビット並列データを選択し出力する選択回路で
ある。

５は、該選択回路４の出力したマルチフレーム単位のｂ
ビット並列データを、前記Ｆビットパターン検出部３の
検出信号畦によりチップＣＳを選択して書込み読出すメ
モリであって、入力の非同期のＮ個のマルチフレームの
相互のマルチフレーム単位の同期をとるメモリである。

３０は、メモリ５から読出したマルチフレーム単位で同
期したＮ個のマルチフレームの各６個の基本フレームの
各ｂビットデータを基に、所要数のビットを付加して基
本フレームのビット数すの整数倍の一定ビソト数ｂＮ／
２とした符号のと個分の情報を選択して、ｂ／２ビット
単位の基本フレームＢＦのＭ／２個分で１マルチフレー
ムを構成したマルチフレームのｂＮ個直列のｂＮマルチ
フレームを出力する並直列変換部である。

２０は、入力クロックに同期して基本フレームの周期と
マルチフレーム単位の周期のタイミングを発生するタイ
ミング発生部であって、選択回路４に供給して該選択回
路４へ入力するＮ個のマルチフレーム単位のｂビットデ
ータＤ１，Ｄ２〜Ｏｎを、入力のＮマルチフレームの周
期で選択してその一つを出力させる選択信号５ｅｌ−Ａ
と、選択回路４の出力のマルチフレームのＮ個の基本フ
レームのｂビットデータをメモリ５に書込み読出すＭＮ
個のアドレスＡＤＤと、並直列変換部３０の出力のｂ／
２ビット単位のＭ／２個分のマルチフレームデータを、
ｂＮ回だけ繰り返し直列出力させる選択信号５ｅｌ−Ｂ
を発生するタイミング発生部である。

〔作用〕

直並列変換部１０は、Ｆビットを含むｂビット構成の基
本フレームの１個分で１マルチフレームを成す相互に非
同期のＮ個のマルチフレームの入力データをｂビット単
位で並列符号に変換して、ｂビット並列のＮ個のマルチ
フレームのデータＤ１〜Ｄｎを、一定数（Ｎ−１）だけ
縦続されたシフトレジスタ２−１．２−（Ｎ−１）へ１
マルチフレーム単位で順次入力する。

一定数（Ｎ−１）だけ縦続された単位シフトレジスタか
らな、るシフトレジスタ２−１．２−（Ｎ−１）は、直
並列変換部１０の出力のｂビット並列のデータの、１マ
ルチフレーム単位のデータＤ１〜Ｄｎを、順次１マルチ
フレーム分づつ入力してマルチフレーム毎の１マルチフ
レーム分だけ時間シフトし遅延したｂビット並列データ
Ｄｎ−１〜Ｄ２．Ｄｉを並列に出力し、直並列変換部１
０の出力の１マルチフレーム分のｂビットデータＤｎと
共に、Ｆビットパターン検出部３と選択回路４へ順次出
力する。

Ｆビットパターン検出部３は、シフトレジスタ２−（Ｎ
−１）の出力の（Ｎ−１）マルチフレーム分だけ先行し
たデータＤ１からシフトレジスタ２−１の出力の１マル
チフレーム分だけ先行した出力Ｄｎ−１までの（Ｎ−１
）個並列のｂビット並列データ出力Ｄ１〜Ｄｎ−１と、
直並列変換部１０の直接出力のマルチフレームのｂビッ
ト出力Ｄｎの、夫々１マルチフレーム分の遅延時間づつ
時間遅延したＮ個のマルチフレーム単位のｂビットデー
タＤＩ＋０２．Ｄｎの各基本フレームのフレーム同期の
ＦビットＦ１．　Ｆ２．Ｆｎの符号パターンが、Ｎ個の
マルチフレームの周期で予め定めたパターンと一致した
時点を検出し、その時点で検出信号ＷＥを出力する。そ
してこの検出信号ＷＩＥは、メモリ５のライトイネーブ
ル信号ＷＥとして、メモリ５のチップセレクト端子Ｃ５
に導かれる。

選択回路４は、シフトレジスタ２−１．２−　（Ｎ−１
）の（Ｎ−１）個の出力Ｄ１〜Ｄｎ−１と、直並列変換
部１０の直接出力ＤｎのＮ個のマルチフレームのデータ
Ｄ１〜Ｄｎから、タイミング発生部２０の出力のＮマル
チフレームの周期に等しい周期のタイミング５ｅｌ−Ａ
により１個を選択して、その１個の１マルチフレーム分
の６個のｂビットデータをメモリ５へ出力する。

メモリ５は、該選択回路４の出力の１マルチフレーム分
のＮ個のｂビット単位の１マルチフレーム分のデータを
前記Ｆビットパターン同期部３の出力の検出信号ＷＥに
より、ＭＮ回だけチップ選択され、タイミング発生部２
０の発生したＭＮ個のアドレスＡＤＤにより、ＭＮ回だ
け書込み読出して、入力の非同期のＮマルチフレーム相
互のマルチフレーム同期がとられる。

次に並直列変換部３０は、メモリ５から読出したマルチ
フレーム同期したＮマルチフレームのＮ個のｂビット並
列データに、所要数のビットを付加して、個別に所定の
ビット数ｂＮ／２ビットの基本情報とし、そのＮ個分の
データを、タイミング発生部２０の出力５ｅｌ−Ｂによ
り選択して、ｂ／２ビット単位の基本フレームのＭ／２
個分づつ１マルチフレームとし、そのｂＮマルチフレー
ム分のデータを直列に出力して、ｂＮ個の直列マルチフ
レームに変換して、所望の同期したｂＮマルチフレーム
を出力する。

上記の如く、本発明のマルチフレーム同期・変換方式は
、■加入者データがｂビットのＨ加入者骨の基本フレー
ムで１マルチフレームを構成する非同期のＮマルチフレ
ームの入力データのマルチフレーム同期をとる前段の回
路として、入力のＮマルチフレームの直列データを、基
本フレームのｂビット単位で並列信号に変換する直並列
変換回路１０の他に、直並列変換回路１０の出力のｂビ
ット並列データを１マルチフレーム単位のデータＤ１，
Ｄ２〜０ｎ−１として順次入力して、（Ｎ−１）マルチ
フレーム分だけ時間遅延したｂビットデータＤ１と、１
マルチフレーム分だけ少なく遅延したｂビット並列デー
タＤ２とを出力するなど順次１マルチフレーム分づつ遅
延時間が少ないｂビット並列データを並列に出力する、
（Ｎ−１”）個だけ縦続され、夫々が１マルチフレーム
単位でＨ段にシフトするシフトレジスタ２−Ｌ２−　（
Ｎ−１）　と、入力のＮ個のマルチフレームの周期でＮ
個の基本フレームのｂビット毎のフレームビットＦの所
定パターンを検出する１個のＦビットパターン検出部３
と、１マルチフレーム分づつ遅延したＮ個分ｂビット並
列データＤ１〜Ｄｎを並列に入力してその１個を選択す
る選択回路４とを具え、該選択回路４の１個の出力のｂ
ビット並列データをＦビットパターン検出部３の検出信
号ＷＥによりメモリ５へ書込み読出して、すべて１マル
チフレーム単位で符号処理することにより、相互に非同
期の入力のＮ個のマルチフレームのマルチフレーム同期
をとる。

従って、本発明は加入者数台が大きい場合も、それをマ
ルチフレームとしその非同期のマルチフレームの同期を
取るためのマルチフレーム同期回路が上述の如くマルチ
フレーム単位で構成されるので、マルチフレーム同期回
路の規模が大きくならず簡単な構成で済むので問題は解
決される。

〔実施例〕

第２図は本発明の実施例のマルチフレーム同期・変換方
式の構成を示すブロック図であり、第３図はその動作を
説明するためのタイムチャートである。そして入力の非
同期のＮ個のマルチフレームのＮマルチフレームは、第
３図（ａ）の入力信号に示す如く、１加入者データの構
成ビット数すが８ビツトの基本フレームＢＦの門加入者
、すなわち６４加入者分６４ＢＦを１マルチフレームＭ
Ｐとした非同期の３マルチフレームの入力データであっ
て、出力のｂＮマルチフレームは、８Ｎマルチフレーム
であり、第３図（ｇ）の出力信号に示す如く、同期ビッ
トＦを含みフレーム同期のとれた４ビット単位の基本フ
レーム８Ｆの３２１１Ｆを、周期１２５ｓの１マルチフ
レーム肝に配置し、マルチフレーム同期した２４マルチ
フレームＢＰ、〜ＢＦ３□の出力データを得る場合の実
施例である。

第２図のブロック図において、直並列変換部１０は、第
３図（ａ）の人力信号の非同期の第１マルチフレーム、
第２マルチフレーム、第３マルチフレームからなる３マ
ルチフレームの入力データを、第３図（ｂ）　（ｃ）　
（ｄ）の如く、各加入者データが８ビットｂ１〜ｂ７．
Ｆｌ　、ｂｌ〜ｂ７．Ｆ２　、ｂｌ〜ｂ７．Ｆ３の６４
加入者１３〜６４ｓの基本フレームからなる第１マルチ
フレーム、第２マルチフレーム、第３マルチフレームの
並列符号Ｄｉ、Ｄ２．Ｄ３に非同期的に変換して、並列
変換された８ビット数列のマルチフレーム出力ＤＩ、Ｃ
２，Ｃ３を、第２図の如く一定段数２　（３−１・２）
だけ’ｆｌＶｔした２段縦続のシフトレジスタ２−Ｃ２
−２へ１頭次出力する。

２段縦続のシフトレジスタ２−１．２−２は、直並列変
換部１０の出力ＤＩ、Ｄ２．Ｄ３を順次入力し、１マル
チフレーム単位で、８ビット並列の６４加入者の基本フ
レームＩＳ〜６４ｓの６４段だけ順次シフトして、シフ
トレジスタ２−１　は第３図（Ｃ１のデータＤ２を出力
し、シフトレジスタ２−２はデータＤ２より１マルチフ
レーム分だけ先に進んだ第３図（ｂ）のデータＤ１を出
力し、データＤ２より１マルチフレーム分だけ遅れた直
並列変換部１０の出力の第３図（ｄ）のデータＤ３と共
に選択回路４とＦビットパターン検出部３へ出力する。

Ｆビットパターン検出部３は、“１．ＬＯ”パターン検
出器で構成され、第３図（ｂｌシフトレジスタ２−２の
出力のＤｌと第３図（Ｃｌシフトレジスタ２−１の出力
Ｄ２と第３図（ｄｌ直並列変換部１０の出力のＣ３０順
次１マルチフレーム分づつ遅延した各８ビ・ノド並列の
３個のデータＤＩ、Ｄ２．Ｄ３の各基本フレームＩＳ〜
６４ｓの、フレームビットＩ’ｌｌ〜Ｉ？１６４．Ｆ２
１〜Ｆ２６４．Ｆ３１〜Ｆ３６４の間に予め定めた一定
順序の符号パターン“１゜１．０”を検出した時に、検
出信号としてライトイネーブル信号ＷＥを出力して、メ
モリ５のチップセレクト端子Ｃ３に導かれる。

３ＪＬ　ＩＲ回路４は、３人力１出力のセレクタ４で構
成され、シフトレジスタ２−１　、２−２の出力Ｄ２．
ＤＩ　と直並列変換部１０の出力Ｄ３の８ビットデータ
１３１．Ｃ２゜Ｃ３を並列に入力しその中から、第３図
（Ｓｅｌ−Δ）の如き、タイミング発生部２０から出力
されたタイミング５ｅｌ−Ａの一定周期Ｔに３つの選択
信号Ｂ、　Ｃ，Ｄにより１個を選択して、第３図（ｅｌ
ｌセレタクの出力の（Ｂ）　（Ｃ）　（Ｄ）の如く、一
定時間Ｔに３個づつ、合計６４個分の８ビツトデータを
メモリ５へ出力する。

メモリ５は書込み読出し随意のＲＡＭメモリで構成され
、第３図（Ｑｌのセレクタ４の出力の８ビット並列のデ
ータを、前記Ｆビットパターン検出部３の検出信号畦、
第３図（同）のメモリ５のＣ８端へのライトイネーブル
信号ＷＥＩ〜ＷＥ６４により、一定時間Ｔに３ビツトの
割で６４回だけチップ選択して、第３図（ＡＤＤ）の書
込／読出アドレスのタイミング発生部２００発生した各
基本フレーム当り３個のアドレスで６４基本フレーム分
のアドレス、即ち、基本フレーム６４個の上位アドレス
１′″〜６４５と各基本フレーム当り３個のチップ選択
の下位アドレス０．Ｃ２により、第３図（ＭＡｒ’）の
メモリ５のメモリマツプに示す如く、メモリ５に８ビツ
トの６４個並列のデータが、３回だけ直列に書込まれ、
読み出されて、第３図（ａｌに示す如き、入力信号の３
つの非同期のマルチフレーム０１．０２．Ｃ３の相互の
マルチフレーム同期がとられる。

データ続出の際は、並直列変換部３０において、第３図
（ｆ）の如く、メモリ５から読出した各８ビツトの基本
フレームのデータに、耐ノイズ性向上の為のパリティ符
号Ｐの１ビツトと空符号０の３ビツトの４ピッｌ−を加
えて１加入者情報の基本フレームを１２ビツト構成とし
、奇数フレーム１５〜６３Ｓの３２基本フレームと、偶
数フレーム２１〜６４５の３２基本フレームの各基本フ
レームを、メモリ５から読出した３ビツトにフレーム同
期ビットＦを含めて４ビツト構成とし、第３図（ｇｌの
出力信号の如く、選択信号Ｓｅｌ　Ｂにより、フレーム
１〜１２の１２フレームは、奇数フレームの３２基本フ
レームＩＳ〜６３　’から選択し、フレーム１３〜２４
の１２フレームは、偶数フレームの３２基本フレームか
ら選択して直列に読出して、第３図（ｇ）の下部に示す
如く、４ビット単位の３２個（６４／２・３２）の基本
フレームＢＦ、〜ＢＦ３□からなる１マルチフレームを
２４　（８ｘ３＝２４）マルチフレームだけ直列配置し
た所望の同期した２４マルチフレームを出力する。

第２図の本発明の実施例のマルチフレーム同期・変換方
式は、入力の１加入者データが８ビツトの６４加入者分
の基本フレームで１マルチフレームを構成する非同期の
３マルチフレームの入力データのマルチフレーム同期を
とる前段のマルチフレーム同期回路として、入力の３マ
ルチフレームの直列データを、８ビツトづつ並列変換し
て１マルヂフレ一ム分の６４個の８ピッ１〜並列データ
に変換して３マルチフレーム分を出力する直並列変換回
路１０の他に、直並列変換回路１０の出力した１マルチ
フレーム分Ｄ３と１マルチフレーム分だけ先行した８ビ
ツトデータＤ２と、２マルチフレーム分だけ先行した８
ビツトデータＤ１とをマルチフレーム単位で順次入力す
る２個の縦続されたシフト段数６４のシフトレジスタ２
−１．２−２と、該シフトレジスタ２−１　、２−２の
出力ＤＩ、Ｄ２と直並列変換回路１０の出力Ｄ３の順次
１マルチフレーム分だけ時間遅延した３個の８ビットデ
ータＤＩ、Ｄ２．Ｄ３のフレームピッ１−Ｆｌ。

Ｆ２．Ｆ３の所定パターン“ＬＬ、０”を検出する１個
のＦビットパターン検出部３と、前記３個のデータＤｉ
、　Ｄ２．　Ｄ３を並列入力してその１個を選択出力す
るセレクタ４とを具え、該セレクタ４の出力のマルチフ
レームデータをＦビットパターン検出部３の検出信号Ｗ
ＥによりＲＡＭメモリ５へ書込み読出して、入力の非同
期の３マルチフレームのデータを全てマルチフレーム単
位で符号処理してマルチフレーム同期をとる。

従って、本実施例は、８ビツト構成の基本フレームの加
入者データの数６４が比較的に大きい数であるが、その
６４個の基本フレームのマルチフレームの３個からなる
３マルチフレームのマルチフレーム同期をとるためのマ
ルチフレーム同期回路の規模が上記の如く大きくならず
小さくて済み、又、メモリ５によりマルチフレーム同期
した３マルチフレームを、４ビット単位の３２基本フレ
ームの同期した２４マルチフレームに同期変換する並列
直列変換部３０は、従来通りの簡単なセレクタ３０で構
成できるので問題は無い。

〔発明の効果〕

ｒ 以上説明した如く、本発明によれ蛙、互に非同期の複数
の加入者データをマルチフレームとし複数のマルチフレ
ーム相互の同期をとることが節隼な回路構成で済ますこ
とが出来るので、ユーザの要求により加入者数が大きい
数の場合でも、又多重化するマルチフレーム数が変わっ
ても、容易に対応できる効果が得られる。

【図面の簡単な説明】

第１図は本発明のマルチフレーム同期・変換方式の構成
を示す原理図、 第２図は本発明の実施例のマルチフレーム同期・変換方
式の構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のマルチフレーム同期・変換方式のブロッ
ク図である。 図において、 ２−１　、２−　（Ｎ−１）はシフトレジスタ、３はＦ
ビットパターン検出部、 ４は選択回路、 ５はメモリ、 １０は直並列変換部、 ２０はタイミング発生部、 ３０は並直列変換部である。

Claims (1)

1. 【特許請求の範囲】 基本フレームがフレーム同期用ビットＦを含む一定ビッ
   ト数ｂより構成され、そのＭ個の基本フレームよりなる
   マルチフレームのＮ個分で構成される非同期のＮマルチ
   フレームのデータを符号処理して、メモリ（５）へ書き
   込み読み出すことによりマルチフレーム同期をとり、同
   期したＮマルチフレームのデータを基本フレームがｂ／
   ２ビット構成のＭ／２個の基本フレームよりなるｂＮ個
   のマルチフレームで構成される同期したｂＮマルチフレ
   ームに変換するマルチフレーム同期・変換方式において
   、 該非同期のＮ個のマルチフレームの入力データを基本フ
   レームのｂビット単位の並列符号に変換する直並列変換
   部（１０）と、 該直並列変換部（１０）の出力を１マルチフレーム分づ
   つ一定数（Ｎ−１）だけ順次入力してマルチフレーム別
   にＭ段にシフトし１マルチフレーム分づつ時間遅延した
   基本フレームのｂビット並列データ（Ｄｎ−＿１〜Ｄ１
   ）を並列に出力する一定数（Ｎ−１）だけ縦続されたシ
   フトレジスタ〔２−１〜２−（Ｎ−１）〕と、該シフト
   レジスタの出力（Ｄｎ−＿１〜Ｄ１）と該直並列変換部
   （１０）の出力（Ｄｎ）のＮ個並列のｂビット並列デー
   タ（Ｄ１，Ｄ２〜Ｄｎ）の各フレーム同期ビットＦ（Ｆ
   １，Ｆ２〜Ｆｎ）の符号パターンがＮ個のマルチフレー
   ムの周期において予め定めたパターンと一致する時を検
   出するＦビットパターン検出部（３）と、該直並列変換
   部（１０）の出力（Ｄｎ）と該シフトレジスタ〔２−１
   ，２−（Ｎ−１）〕の出力（Ｄｎ−＿１〜Ｄ１）のＮ個
   のｂビット並列データ（Ｄ１，Ｄ２，Ｄｎ）を入力のＮ
   マルチフレームの周期のタイミング（ＳｅｌＡ）により
   選択してその１個のマルチフレームのｂビット並列デー
   タを出力する選択回路（４）を具え、 該選択回路（４）の出力のマルチフレームのｂビット並
   列データを前記メモリ（５）にＦビットパターン検出部
   （３）の検出信号（ＷＥ）により書き込み読み出して、
   入力の非同期のＮ個のマルチフレームデータをマルチフ
   レーム単位で符号処理しマルチフレーム同期をとること
   を特徴とし、該マルチフレーム同期したＮマルチフレー
   ムのデータを基本フレームがｂ／２ビット構成のＭ／２
   個よりなるマルチフレームのｂＮ個分のｂＮマルチフレ
   ームに変換するマルチフレーム同期・変換方式。