JPH01270310A - 半導体製造方法 - Google Patents
半導体製造方法Info
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- JPH01270310A JPH01270310A JP9945088A JP9945088A JPH01270310A JP H01270310 A JPH01270310 A JP H01270310A JP 9945088 A JP9945088 A JP 9945088A JP 9945088 A JP9945088 A JP 9945088A JP H01270310 A JPH01270310 A JP H01270310A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプラズマ化学気相成長（ＵＶＤ）法により成長
させたアモルファスシリコンな固相エピタキシー法によ
り単結晶化する方法に関するものである。
させたアモルファスシリコンな固相エピタキシー法によ
り単結晶化する方法に関するものである。
大面積半導体又は三次元半導体装置の製造方法において
、プラズマＯＶＤ法等によって成長させたアモルファス
シリコン膜が良く用いられている。このようにして成長
させたアモルファスシリコンは電子移動度が低い等半導
体装置の緒特性を不十分なものとしてしまうため、溶融
再結晶化法（ＺＭＲ法）、又は横方向固相成長法（ＢＰ
Ｂ法）に代表される固相成長法等によって単結晶化して
いる。
、プラズマＯＶＤ法等によって成長させたアモルファス
シリコン膜が良く用いられている。このようにして成長
させたアモルファスシリコンは電子移動度が低い等半導
体装置の緒特性を不十分なものとしてしまうため、溶融
再結晶化法（ＺＭＲ法）、又は横方向固相成長法（ＢＰ
Ｂ法）に代表される固相成長法等によって単結晶化して
いる。
しかし、ＺＭＲ法ではシリコンを融点以上に加熱するこ
とによって溶融させた際にシリコン中に泡が発生したり
、又クラックの発生や剥離等の現象がしばしば見られる
。これは、原料ガス中に含まれ【いる水素又は弗素が成
長膜中に混入したり、又、溶融後の再結晶化の界面の進
行速度にムラがあったりするために起こると考えられる
。混入した水素は８００℃以上の焼鈍（アニール）によ
って抜は出すがこのような高温ではシリコンの面方位の
制御が難しい。逆に、低温のアニールではシリコンの面
方位は揃ってくるが混入した水素又は弗素は結晶化の際
に欠陥となって残る。
とによって溶融させた際にシリコン中に泡が発生したり
、又クラックの発生や剥離等の現象がしばしば見られる
。これは、原料ガス中に含まれ【いる水素又は弗素が成
長膜中に混入したり、又、溶融後の再結晶化の界面の進
行速度にムラがあったりするために起こると考えられる
。混入した水素は８００℃以上の焼鈍（アニール）によ
って抜は出すがこのような高温ではシリコンの面方位の
制御が難しい。逆に、低温のアニールではシリコンの面
方位は揃ってくるが混入した水素又は弗素は結晶化の際
に欠陥となって残る。
本発明は、化学気相成長（ＣＶＤ）法、スパッタ法又は
蒸着法等によって生成したアモルファスシリコン膜を固
相エピオキシ−法によって結晶底。
蒸着法等によって生成したアモルファスシリコン膜を固
相エピオキシ−法によって結晶底。
長させる方法において、該アモルファスシリコン膜生成
の際に基板温度を４５０〜６００℃に保つことによって
該アモルファスシリコン膜中の水素又は弗素濃度を１０
原子％以下とすることを特徴とする。
の際に基板温度を４５０〜６００℃に保つことによって
該アモルファスシリコン膜中の水素又は弗素濃度を１０
原子％以下とすることを特徴とする。
以下にその実施例に従って本発明を説明する。
第１図は本発明の半導体製造方法を用いて絶縁膜上に単
結晶シリコン膜を形成した実施例である。単結晶シリコ
ン基板１０１上に熱酸化によって１００〜５０００人の
ＳｉＯ□の絶縁膜１０２を形成する。この絶縁膜１０２
は減圧又は常圧ＣＶＤ法、スパッタ法又は蒸着法等によ
って形成しても良く、材質はＳ１０．の他にも５ｌＮｘ
等でも良い。絶縁膜１０２の厚さは特に限定されないが
、この後窓部１０３を形成し更にその上にアモルファス
シリコン膜１０４を形成した際にアモルファスシリコン
膜１０４が段切れを起こしたり結晶化の際の種になった
りしないように厚さを抑えるか窓部１０３の枠にあたる
部分に傾斜をつける（テーパをつける）かしなければな
らない。ここでは、プラズマ０ＶＤ装置を用いて基板温
度４５０〜６００℃で１００〜５ｏｏｏＸの厚さのアモ
ルファスシリコン膜１０４を形成した。アモルファスシ
リコン膜１０４の形成方法は、減圧又は常圧ＯＶＤ法、
スパッタ法又は蒸着法でも良い。原料ガスとしてはシラ
ン（ＳｉＨ４）を用いたがジシラン（ＳｉｔＨｓ）等シ
リコンの化合物でも良く、又はシリコンに所望の導電型
を与える不純物源として四弗化珪素（ＳｉＦ４）＋７オ
スフイン（ｐＨ３）ｔジボラン（ＢｔＨａ）ｙ三弗化燐
（ＰＦｓ ）、三弗化硼素（ＢｔｌＦｇ）等を添加した
モノシラン（ＳｉＨ，）ガス又はジシラン（ＳＩＨａ
）ガス等シリコン化合物のガスを用いても良い。
結晶シリコン膜を形成した実施例である。単結晶シリコ
ン基板１０１上に熱酸化によって１００〜５０００人の
ＳｉＯ□の絶縁膜１０２を形成する。この絶縁膜１０２
は減圧又は常圧ＣＶＤ法、スパッタ法又は蒸着法等によ
って形成しても良く、材質はＳ１０．の他にも５ｌＮｘ
等でも良い。絶縁膜１０２の厚さは特に限定されないが
、この後窓部１０３を形成し更にその上にアモルファス
シリコン膜１０４を形成した際にアモルファスシリコン
膜１０４が段切れを起こしたり結晶化の際の種になった
りしないように厚さを抑えるか窓部１０３の枠にあたる
部分に傾斜をつける（テーパをつける）かしなければな
らない。ここでは、プラズマ０ＶＤ装置を用いて基板温
度４５０〜６００℃で１００〜５ｏｏｏＸの厚さのアモ
ルファスシリコン膜１０４を形成した。アモルファスシ
リコン膜１０４の形成方法は、減圧又は常圧ＯＶＤ法、
スパッタ法又は蒸着法でも良い。原料ガスとしてはシラ
ン（ＳｉＨ４）を用いたがジシラン（ＳｉｔＨｓ）等シ
リコンの化合物でも良く、又はシリコンに所望の導電型
を与える不純物源として四弗化珪素（ＳｉＦ４）＋７オ
スフイン（ｐＨ３）ｔジボラン（ＢｔＨａ）ｙ三弗化燐
（ＰＦｓ ）、三弗化硼素（ＢｔｌＦｇ）等を添加した
モノシラン（ＳｉＨ，）ガス又はジシラン（ＳＩＨａ
）ガス等シリコン化合物のガスを用いても良い。
上記基板温度が４５０℃未満では前記水素又は弗素等の
不所望混入成分が形成した膜から追い出されず望んだ効
果を得ることはできない。一方、成膜時の基板温度が約
６００℃になると生成したアモルファスシリコン膜１０
４中の水素又は弗素等の混入原子の濃度は約１％以下と
なり十分であるが、８００℃以上では生成膜の熱分解等
の不都合も予想され、又結晶化が始まってしまう（固相
エピタキシーを行なう場合はアモルファスシリコン中に
微結晶粒が存在していては′方位の揃った単結晶はでき
ない）。従って、前記アモルファスシリコン膜生成時の
基板温度は４５０〜６００℃が好ましい。
不所望混入成分が形成した膜から追い出されず望んだ効
果を得ることはできない。一方、成膜時の基板温度が約
６００℃になると生成したアモルファスシリコン膜１０
４中の水素又は弗素等の混入原子の濃度は約１％以下と
なり十分であるが、８００℃以上では生成膜の熱分解等
の不都合も予想され、又結晶化が始まってしまう（固相
エピタキシーを行なう場合はアモルファスシリコン中に
微結晶粒が存在していては′方位の揃った単結晶はでき
ない）。従って、前記アモルファスシリコン膜生成時の
基板温度は４５０〜６００℃が好ましい。
この後、４００〜８００℃でアニールしながらアモルフ
ァスシリコン膜１０４を固相エピタキシー成長させ単結
晶化した。エピタキシー成長時のア二一に温ｔｉＭ高い
とアモルファスシリコン膜１０４中に複数の結晶粒が発
生し固相成長時に単結晶化することが著しく困難であり
、シリフン膜１０４が多結晶化して結晶粒界ができてし
まったり亜粒界やクラック等によって均一性が損なわれ
たりしてしまう。
ァスシリコン膜１０４を固相エピタキシー成長させ単結
晶化した。エピタキシー成長時のア二一に温ｔｉＭ高い
とアモルファスシリコン膜１０４中に複数の結晶粒が発
生し固相成長時に単結晶化することが著しく困難であり
、シリフン膜１０４が多結晶化して結晶粒界ができてし
まったり亜粒界やクラック等によって均一性が損なわれ
たりしてしまう。
しかし、ここで単結晶化の必要な領域はＭＯ８型トラン
ジスタのチャネル部等実際に単結晶化を目的とする領域
のみで良い。さらに、鵬結晶化の場合のみでなく、結晶
粒径を成長させる場合にも本発明の半導体製造方法は有
効である。
ジスタのチャネル部等実際に単結晶化を目的とする領域
のみで良い。さらに、鵬結晶化の場合のみでなく、結晶
粒径を成長させる場合にも本発明の半導体製造方法は有
効である。
第２図は本発明の半導体製造方法を用いて三次元インバ
ータを作った実施例である。
ータを作った実施例である。
まず第２図（α）のように第一層目のｎ型ＭＯＳトラン
ジスタ上にＰ型のアモルファスシリコン膜を形成する。
ジスタ上にＰ型のアモルファスシリコン膜を形成する。
ｎｎ型単結晶シリコン基板２０１上に熱酸化によって厚
さ５０〜１０００′にの酸化膜２０３を形成しバターニ
ングを行ない、Ｐ型多結晶シリコンのゲート電極２０４
を作った後選択的なボロンイオンの打ち込みによりＰ型
のソース及びドレイン電極２０２を作った。更にスパッ
タ法によってＳ１０．の層間絶縁膜２０５を厚さ１００
〜５００人形成し窓部２０６を作った後にプラズマＯＶ
Ｄ法によって基板温度４５０〜６００℃で厚さ５０〜１
０００ＡのＰ型のアモルファスシリコン膜２０７を形成
した。
さ５０〜１０００′にの酸化膜２０３を形成しバターニ
ングを行ない、Ｐ型多結晶シリコンのゲート電極２０４
を作った後選択的なボロンイオンの打ち込みによりＰ型
のソース及びドレイン電極２０２を作った。更にスパッ
タ法によってＳ１０．の層間絶縁膜２０５を厚さ１００
〜５００人形成し窓部２０６を作った後にプラズマＯＶ
Ｄ法によって基板温度４５０〜６００℃で厚さ５０〜１
０００ＡのＰ型のアモルファスシリコン膜２０７を形成
した。
ここで４００〜８００℃でアニールしながらＰ型アモル
ファスシリコン膜２０７を固相エピタキシー成長させ単
結晶化させた。そしてこの上層のシリコン膜２０７をパ
ターニングした後スパッタ法により５１０２膜２０，９
を５０〜１００．０又積み、ｎ型の多結晶シリコンゲー
ト電極２１０を形成し、選択的なリンイオンの打ち込み
Ｋよってｎ型のソース及びドレイン電極２０８を作った
。更にスパッタ法によってＳ１０．の絶縁層２１１を形
成し、パターニングした後アルミニウムによって金属配
線２１２を行い第２図Ｃｂ）のような０Ｍ０Ｓインバー
タを完成した。
ファスシリコン膜２０７を固相エピタキシー成長させ単
結晶化させた。そしてこの上層のシリコン膜２０７をパ
ターニングした後スパッタ法により５１０２膜２０，９
を５０〜１００．０又積み、ｎ型の多結晶シリコンゲー
ト電極２１０を形成し、選択的なリンイオンの打ち込み
Ｋよってｎ型のソース及びドレイン電極２０８を作った
。更にスパッタ法によってＳ１０．の絶縁層２１１を形
成し、パターニングした後アルミニウムによって金属配
線２１２を行い第２図Ｃｂ）のような０Ｍ０Ｓインバー
タを完成した。
ここでは絶縁膜としてＳ１０．を用いたがＳｉＮｘでも
良く、形成方法は熱酸化（Ｓ’１０゜のみ）及びスパッ
タ法のみでな（ＣＶＤ法及び蒸着法等でも良い。またゲ
°−ト電極２０４，２１０も工程が許すならば金属等の
導電性物質でも良い。アモルファスシリコン膜の形成方
法は基板温度を４５０〜６００℃にするならば減圧及び
常圧ＯＶＤ法、スパッタ法、蒸着法等を用いても良い。
良く、形成方法は熱酸化（Ｓ’１０゜のみ）及びスパッ
タ法のみでな（ＣＶＤ法及び蒸着法等でも良い。またゲ
°−ト電極２０４，２１０も工程が許すならば金属等の
導電性物質でも良い。アモルファスシリコン膜の形成方
法は基板温度を４５０〜６００℃にするならば減圧及び
常圧ＯＶＤ法、スパッタ法、蒸着法等を用いても良い。
０ＭＯ８のＰ型とｎ型の上下関係は逆でも良い。
本発明の重要な点は、被処理基板を４５０〜６００℃と
、従来よりも高温（従来は２００〜３５０℃）に加熱し
ながら前記アモルファスシリコン膜の形成を行ない、水
素又は弗素等、シリコンを単結晶化する際に欠陥を作り
クラック等の原因となる混入物を膜の形成時に除去して
、固相エピタキシー法による単結晶化用の膜質の良好な
シリコン層を得ることＫある。以上のように本発明を用
いると、例えばモノシラン（ＳｉＨ４）ガスを原料とし
てプラズマＯＶＤ装置でアモルファスシリコン膜を形成
する場合には、従来約１５〜３°０原子％もあったシリ
コン中の水素濃度が約１０原子％以下に低減され、これ
に伴なって固相エピタキシーの際の前記クラック（亜粒
界及び結晶粒界等のマイクロクラックも含む）の発生、
剥離の発生等が急激に減少し、特に５原子％以下ではそ
の効果が著しい。
、従来よりも高温（従来は２００〜３５０℃）に加熱し
ながら前記アモルファスシリコン膜の形成を行ない、水
素又は弗素等、シリコンを単結晶化する際に欠陥を作り
クラック等の原因となる混入物を膜の形成時に除去して
、固相エピタキシー法による単結晶化用の膜質の良好な
シリコン層を得ることＫある。以上のように本発明を用
いると、例えばモノシラン（ＳｉＨ４）ガスを原料とし
てプラズマＯＶＤ装置でアモルファスシリコン膜を形成
する場合には、従来約１５〜３°０原子％もあったシリ
コン中の水素濃度が約１０原子％以下に低減され、これ
に伴なって固相エピタキシーの際の前記クラック（亜粒
界及び結晶粒界等のマイクロクラックも含む）の発生、
剥離の発生等が急激に減少し、特に５原子％以下ではそ
の効果が著しい。
しかし、ここで単結晶化の必要な領域はＭＯ８型トラン
ジスタのチャネル部等実際に単結晶化を目的とする領域
のみで良い。さらに、単結晶化の場合のみでなく、結晶
粒径を成長させる場合にも本発明の半導体製造方法は有
効である。
ジスタのチャネル部等実際に単結晶化を目的とする領域
のみで良い。さらに、単結晶化の場合のみでなく、結晶
粒径を成長させる場合にも本発明の半導体製造方法は有
効である。
第１図は本発明の半導体製造方法を用いて絶縁膜上に単
結晶シリコン膜を形成した実施例の縦断面図。 第２図（α）（ｂ）は本発明の半導体製造方法を用いて
三次元インバータの縦断面図。第２図（α）は固相エピ
タキシー工程までの図。第２図（ｂ）は完成図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上柳雅誉（他１名）ｘ
ｘ ｘ ｘ
ｘｘ ｘ ｘ ｘ
ｘＸ Ｘ ＸｎＸ Ｘ
〜２０１ｘ ｘ ｘ
ｘ ｘ ｘ（ａ）
結晶シリコン膜を形成した実施例の縦断面図。 第２図（α）（ｂ）は本発明の半導体製造方法を用いて
三次元インバータの縦断面図。第２図（α）は固相エピ
タキシー工程までの図。第２図（ｂ）は完成図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上柳雅誉（他１名）ｘ
ｘ ｘ ｘ
ｘｘ ｘ ｘ ｘ
ｘＸ Ｘ ＸｎＸ Ｘ
〜２０１ｘ ｘ ｘ
ｘ ｘ ｘ（ａ）
Claims (1)
- 化学気相成長（ＣＶＤ）法、スパッタ法又は蒸着法を
用いて膜中の水素又は弗素濃度が１０原子％以下である
ようなアモルファスシリコン膜を形成し、その後固相エ
ピタキシー法によって前記アモルファスシリコン膜を結
晶成長させる工程を含む半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9945088A JPH01270310A (ja) | 1988-04-22 | 1988-04-22 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9945088A JPH01270310A (ja) | 1988-04-22 | 1988-04-22 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270310A true JPH01270310A (ja) | 1989-10-27 |
Family
ID=14247684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9945088A Pending JPH01270310A (ja) | 1988-04-22 | 1988-04-22 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270310A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216720A (ja) * | 1988-07-04 | 1990-01-19 | Sanyo Electric Co Ltd | 固相エピタキシヤル成長方法 |
| JPH0228313A (ja) * | 1988-07-18 | 1990-01-30 | Nippon Telegr & Teleph Corp <Ntt> | 多結晶シリコン膜の形成方法 |
| JPH04133313A (ja) * | 1990-09-25 | 1992-05-07 | Semiconductor Energy Lab Co Ltd | 半導体作製方法 |
| JPH04151820A (ja) * | 1990-10-15 | 1992-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH04151819A (ja) * | 1990-10-15 | 1992-05-25 | Semiconductor Energy Lab Co Ltd | 半導体作製方法 |
| JPH05102298A (ja) * | 1991-04-29 | 1993-04-23 | Internatl Business Mach Corp <Ibm> | トレンチ充填方法及び複数のサブレイヤ接点形成方法 |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| US7126161B2 (en) | 1998-10-13 | 2006-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having El layer and sealing material |
-
1988
- 1988-04-22 JP JP9945088A patent/JPH01270310A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216720A (ja) * | 1988-07-04 | 1990-01-19 | Sanyo Electric Co Ltd | 固相エピタキシヤル成長方法 |
| JPH0228313A (ja) * | 1988-07-18 | 1990-01-30 | Nippon Telegr & Teleph Corp <Ntt> | 多結晶シリコン膜の形成方法 |
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| JPH04151820A (ja) * | 1990-10-15 | 1992-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH05102298A (ja) * | 1991-04-29 | 1993-04-23 | Internatl Business Mach Corp <Ibm> | トレンチ充填方法及び複数のサブレイヤ接点形成方法 |
| US7126161B2 (en) | 1998-10-13 | 2006-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having El layer and sealing material |
| US7449725B2 (en) | 1998-10-13 | 2008-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix EL device with sealing structure housing the device |
| US7629624B2 (en) | 1998-10-13 | 2009-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix EL device with sealing structure housing the device and the peripheral driving circuits |
| US8148743B2 (en) | 1998-10-13 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including semiconductor circuit made from semiconductor element and manufacturing method thereof |
| US8421114B2 (en) | 1998-10-13 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electroluminescent device within resin sealed housing |
| US8969906B2 (en) | 1998-10-13 | 2015-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electroluminescent device within resin sealed housing |
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