JPH01259560A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は入出力保護回路を備えた半導体集積回路装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a semiconductor integrated circuit device equipped with an input/output protection circuit.
（従来技術）
近年のＭＯ３型半導体集積回路装置の高速化、微細化に
ともない、拡散抵抗及び配線抵抗の低抵抗化が望まれて
いる。こうした要求を満足させるために種々の高融点金
属プロセスが提案されたが、その中でサリサイド（Ｓｅ
ｌｆ Ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ）プロセスは
ソース・ドレイン領域及びゲー゛ト配線領域を同時にシ
リサイド化して低抵抗化する優れたプロセスである。(Prior Art) As the speed and miniaturization of MO3 type semiconductor integrated circuit devices have increased in recent years, it has been desired to reduce the diffusion resistance and wiring resistance. Various refractory metal processes have been proposed to satisfy these requirements, among which salicide (Se
The lf Aligned 5ilicide process is an excellent process that simultaneously silicides the source/drain region and the gate wiring region to lower the resistance.
また、半導体集積回路装置の信頼性を確保するためには
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が必要不可欠なものとなってきている。In addition, in order to ensure the reliability of semiconductor integrated circuit devices, LDD (Lightly Doped Dry)
n) Structure has become essential.
しかしながら、半導体集積回路装置の入出力保護回路部
へＬＤＤ構造及びシリサイド構造を適用すると、ＬＤＤ
構造とシリサイド構造をもたない従来の入出力保護回路
に比べてサージ破壊に対する耐性が低下することが報告
されている（ｒ２４ｔ、ｈＡｎｎｕａｌ Ｐｒｏｃｅｅ
ｄｉｎｇｓ ｏｆ Ｒｅ１ｉａｂｉｌｉｊｙ Ｐｈｙｓ
ｉｃｓＪ１９９〜２０５（１９Ｂ６）参照）。However, if the LDD structure and silicide structure are applied to the input/output protection circuit section of a semiconductor integrated circuit device, the LDD
It has been reported that the resistance to surge damage is lower than that of conventional input/output protection circuits that do not have a silicide structure (r24t, hAnnual Procee
dings of Reliabilijy Phys
icsJ199-205 (19B6)).
（目的）
本発明は規格を満足するのに十分なサージ耐圧をもち、
しかも、高速化を可能にする半導体集積回路装置を提供
することを目的とするものである。(Purpose) The present invention has sufficient surge resistance to satisfy the standards,
Moreover, it is an object of the present invention to provide a semiconductor integrated circuit device that enables high speed operation.
（構成）
本発明では、入出力保護回路部以外の内部回路部の拡散
領域及びポリシリコン層にシリサイド層が形成されてお
り、入出力保護回路部の拡散領域にはシリサイド層が形
成されていない。(Structure) In the present invention, a silicide layer is formed in the diffusion region and polysilicon layer of the internal circuit section other than the input/output protection circuit section, and no silicide layer is formed in the diffusion region of the input/output protection circuit section. .
入出力保護回路部にシリサイド層を形成しないことによ
り、高いサージ耐圧を維持することができ、入出力保護
回路以外の内部回路部ではシリサイド構造を設けること
により、拡散抵抗と配線抵抗を低下させて高速動作を可
能にする。By not forming a silicide layer in the input/output protection circuit section, high surge withstand voltage can be maintained, and by providing a silicide structure in internal circuit sections other than the input/output protection circuit, diffusion resistance and wiring resistance can be reduced. Enables high-speed operation.
入出力保護回路部にＬＤＤ構造を設けるとサージ耐圧が
低下するが、シリサイド構造にしなければＬＤＤ構造を
もつだけではサージ耐圧の規格を満足することができる
。したがって、入出力保護回路部はＬＤＤ構造にしても
よく、しなくてもよい。入出力保護回路部以外の内部回
路部はＬＤＤ構造とすれば高い信頼性を得ることができ
る。If an LDD structure is provided in the input/output protection circuit section, the surge withstand voltage will be lowered, but if the silicide structure is not used, the surge withstand voltage standard can be satisfied just by having the LDD structure. Therefore, the input/output protection circuit section may or may not have an LDD structure. High reliability can be obtained if the internal circuit sections other than the input/output protection circuit section have an LDD structure.
以下、実施例について具体的に説明する。Examples will be specifically described below.
第１図は一実施例を表わす。FIG. 1 represents one embodiment.
１はＰ型シリコン基板、２はフィールド酸化膜である。1 is a P-type silicon substrate, and 2 is a field oxide film.
フィールド酸化膜２で囲まれた図の右側領域には入出力
保護回路部が形成され、左側領域には内部回路部が形成
されている。An input/output protection circuit section is formed in the right-hand region of the figure surrounded by the field oxide film 2, and an internal circuit section is formed in the left-hand region.
入出力保護回路部ではＮ＋拡散層６によるソース・ドレ
イン領域が形成され、この拡散層６はＬＤＤ構造になっ
ていない。チャネル領域上にはゲート酸化膜３を介して
ポリシリコン層によるゲートな極４が形成されている。In the input/output protection circuit section, a source/drain region is formed by an N+ diffusion layer 6, and this diffusion layer 6 does not have an LDD structure. A gate pole 4 made of a polysilicon layer is formed on the channel region with a gate oxide film 3 interposed therebetween.
内部回路部においては、ソース・ドレイン領域の拡散層
はＮ“拡散層９とそれよりチャネル領域側に設けられた
Ｎ−拡散層７とからなるＬＤＤ構造となっている。チャ
ネル領域上にはゲート酸化膜３を介してポリシリコン層
にてなるゲートＷｔ１４が形成されている。In the internal circuit section, the diffusion layer of the source/drain region has an LDD structure consisting of an N" diffusion layer 9 and an N- diffusion layer 7 provided on the channel region side. There is a gate on the channel region. A gate Wt14 made of a polysilicon layer is formed with the oxide film 3 interposed therebetween.
また、内部回路部においては、拡散層９とポリシリコン
ゲート”１１Ｖｉ４の表面部分にチタンシリサイド層１
１が形成されている。In addition, in the internal circuit section, a titanium silicide layer 1 is formed on the surface of the diffusion layer 9 and the polysilicon gate "11Vi4".
1 is formed.
８はＬＤＤ構造を形成するときに使用された酸化膜の側
壁である。8 is the side wall of the oxide film used when forming the LDD structure.
次に、本実施例を製造する方法について説明する。Next, a method of manufacturing this example will be explained.
第２図はその一例を表わしたものであり、拡散層の不純
物濃度を保護回路部で高く、内部回路部で低くすること
により、内部回路部のみにシリサイド層を形成する方法
である。FIG. 2 shows one example of this method, in which the impurity concentration of the diffusion layer is made high in the protection circuit part and low in the internal circuit part, thereby forming a silicide layer only in the internal circuit part.
（Ａ）（１００）面をもつＰ型シリコン基板１上に、周
知の選択酸化法によって素子分離用フィールド酸化膜２
を形成する。シリコン基板１を再び熱酸化してゲート酸
化膜３を成長させ、その上にポリシリコン層４をＣＶＤ
法によって堆積させる。(A) A field oxide film 2 for element isolation is formed on a P-type silicon substrate 1 having a (100) plane by a well-known selective oxidation method.
form. The silicon substrate 1 is thermally oxidized again to grow a gate oxide film 3, and a polysilicon layer 4 is deposited on it by CVD.
Deposit by method.
そして、写真製版とエツチング工程を経てポリシリコン
層４及びゲート酸化膜３のパターン化を行なう。Then, the polysilicon layer 4 and gate oxide film 3 are patterned through photolithography and etching steps.
保護回路部のソース・ドレイン領域６を形成するために
、内部回路部をフォトレジスト５で被い、砒素やリンな
どのＮ型不純物を自己整合的に注入する。例えば砒素を
注入するとした場合、内部回路部に形成されるソース・
ドレイン領域の注入量よりも多くなるように、例えばｌ
Ｘｌ０”／Ｃｍ２以上のドーズ量で注入し、ソース・ド
レイン領域６を形成する。In order to form the source/drain regions 6 of the protection circuit section, the internal circuit section is covered with a photoresist 5, and N-type impurities such as arsenic or phosphorus are implanted in a self-aligned manner. For example, when arsenic is implanted, the source and
For example, l
The source/drain regions 6 are formed by implanting at a dose of Xl0''/Cm2 or more.
（Ｂ）次に、内部回路部のソース・ドレイン領域７を形
成するために、写真製版により保護回路部をフォトレジ
スト５で被う。(B) Next, in order to form the source/drain regions 7 of the internal circuit section, the protective circuit section is covered with a photoresist 5 by photolithography.
内部回路部はＬＤＤ構造とするために、最初のＮ型不純
物を低ドーズ量で注入する。不純物としてはリンを使用
する。これにより低濃度の拡散層７が形成される。In order to form the internal circuit portion into an LDD structure, the first N-type impurity is implanted at a low dose. Phosphorus is used as an impurity. As a result, a low concentration diffusion layer 7 is formed.
（Ｃ）フォトレジスト５を除去した後、側壁８を形成す
るためにＣＶＤ酸化膜を堆積し、異方性エツチングを行
ない、側壁８を形成する。(C) After removing the photoresist 5, a CVD oxide film is deposited to form the sidewalls 8, and anisotropic etching is performed to form the sidewalls 8.
（Ｄ）再び、保護回路部をフォトレジスト５で被い、側
壁８をスペーサとして自己整合的に内部回路部にＮ型不
純物（例えば砒素）を高濃度で注入して拡散層９を形成
する。拡散Ｍ９の注入量は。(D) Cover the protective circuit section again with the photoresist 5, and form a diffusion layer 9 by injecting a high concentration of N-type impurity (for example, arsenic) into the internal circuit section in a self-aligned manner using the sidewalls 8 as spacers. What is the injection amount of diffusion M9?
シリサイド化を進行させるためにｌＸｌ０”／ｃｍ２よ
りは十分に低いドーズ量にする。In order to promote silicidation, the dose is set to be sufficiently lower than lXl0''/cm2.
（Ｅ）フォトレジスト５を除去した後、スパッタリング
法などによりチタン膜１０を全面に形成する。そして、
アニールを行なうことにより、不純物のドーズ量の低い
内部回路部では拡散層とポリシリコンゲート電極４の表
面にシリサイド層が形成され、不純物のドーズ量の高い
保護回路部ではシリサイド層が形成されない。(E) After removing the photoresist 5, a titanium film 10 is formed on the entire surface by sputtering or the like. and,
By performing the annealing, a silicide layer is formed on the surface of the diffusion layer and the polysilicon gate electrode 4 in the internal circuit portion where the impurity dose is low, and no silicide layer is formed in the protection circuit portion where the impurity dose is high.
未反応のチタン膜１０を除去すれば、第１図に示される
ように内部回路部のみにシリサイド層１１が形成された
半導体集積回路装置が得られる。By removing the unreacted titanium film 10, a semiconductor integrated circuit device is obtained in which the silicide layer 11 is formed only in the internal circuit portion, as shown in FIG.
第２図の方法では、内部回路部と保護回路部とで注入す
る不純物濃度を異ならせることにより、内部回路部のみ
に選択的にシリサイド層を形成するようにしたので、工
程数が少なくてすみ、工期を短縮することができる。In the method shown in Figure 2, the silicide layer is selectively formed only in the internal circuit area by implanting different impurity concentrations in the internal circuit area and the protection circuit area, which reduces the number of steps. , the construction period can be shortened.
シリサイド層の形成と不純物濃度の関係を第３図から第
５図により説明する。The relationship between the formation of the silicide layer and the impurity concentration will be explained with reference to FIGS. 3 to 5.
シリコン基板に不純物を注入し、その上にチタン膜を形
成する。破線はアニール前のシート抵抗値、実線はアニ
ールによるシリサイド化処理を施した後のシート抵抗値
である。Impurities are implanted into a silicon substrate, and a titanium film is formed on it. The broken line represents the sheet resistance value before annealing, and the solid line represents the sheet resistance value after the silicidation treatment by annealing.
第３図は不純物として砒素を用いた場合であり、イオン
注入エネルギーは７０ＫａＶ、第４図は不純物としてリ
ンを用いた場合であり、イオン注入エネルギーは４０Ｋ
ｅＶ、第５図は不純物としてＢＦ＝を用いた場合であり
、イオン注入エネルギーは５０ＫｅＶである。Figure 3 shows the case where arsenic is used as the impurity, and the ion implantation energy is 70KaV, and Figure 4 shows the case where phosphorus is used as the impurity, and the ion implantation energy is 40K.
eV, FIG. 5 shows the case where BF= is used as an impurity, and the ion implantation energy is 50 KeV.
いずれの場合も、ドーズ量が約ｌＸｌ０”／ｃｍ”（表
面濃度では約５Ｘ１０” −６Ｘ１０”／ｃｍ２）以上
であれば、シリサイド化処理後も抵抗値は下がらず、し
たがってシリサイド化は起こらない。In either case, if the dose is about 1X10"/cm" (surface concentration: about 5X10"-6X10"/cm2) or more, the resistance value does not decrease even after the silicidation treatment, and therefore silicidation does not occur.
第６図は一実施例を製造する他の方法を表わしている。FIG. 6 depicts another method of manufacturing an embodiment.
（Ａ）第２図と同様にして、シリコン基板１に内部回路
部と保護回路部のＭＯＳトランジスタが形成されている
。ただし、この場合、保護回路部の拡散層６の不純物濃
度は内部回路部の拡散層９の不純物濃度と同程度であり
、シリサイドを形成することのできる濃度である。(A) Similar to FIG. 2, MOS transistors of an internal circuit section and a protection circuit section are formed on a silicon substrate 1. However, in this case, the impurity concentration of the diffusion layer 6 in the protection circuit section is approximately the same as the impurity concentration of the diffusion layer 9 in the internal circuit section, and is a concentration that allows formation of silicide.
スパッタリング法などによりチタン膜１０を全面に形成
した後、内部回路部を写真製版によりフォトレジスト５
で被う。After forming the titanium film 10 on the entire surface by sputtering method etc., the internal circuit part is coated with photoresist 5 by photolithography.
cover with
（Ｂ）保護回路部のチタン膜１０をエツチングして除去
し、レジスト５を除去した後、アニールを行ない内部回
路部のみにチタンシリサイド層を形成する。(B) After etching and removing the titanium film 10 in the protective circuit area and removing the resist 5, annealing is performed to form a titanium silicide layer only in the internal circuit area.
そして、未反応のチタン膜１０を除去すれば第１図の半
導体集積回路装置が得られる。Then, by removing the unreacted titanium film 10, the semiconductor integrated circuit device shown in FIG. 1 is obtained.
第７図は一実施例を製造するさらに他の方法を表わして
いる。FIG. 7 depicts yet another method of manufacturing an embodiment.
（Ａ）第２図と同様にして、保護回路部と内部回路部に
それぞれＭＯＳ）−ランジスタを形成する。(A) In the same manner as in FIG. 2, MOS transistors are formed in the protection circuit section and the internal circuit section, respectively.
この場合も保護回路部の拡散層６の不純物濃度は内部回
路部の拡散層９の不純物濃度と同程度とし、シリサイド
化できる濃度としておく。In this case as well, the impurity concentration of the diffusion layer 6 in the protection circuit section is set to be approximately the same as the impurity concentration of the diffusion layer 9 in the internal circuit section, and is set to a concentration that can be converted into silicide.
全面にＣＶＤ酸化膜１２を堆積し、写真製版によって保
護回路部を被うレジスト５を形成する。A CVD oxide film 12 is deposited on the entire surface, and a resist 5 covering the protection circuit portion is formed by photolithography.
（Ｂ）レジスト５をマスクにして内部回路部の酸化膜１
２をエツチングにより除去する。その後、レジスト５も
除去する。(B) Oxide film 1 in internal circuit area using resist 5 as a mask
2 is removed by etching. After that, the resist 5 is also removed.
次に、全面にスパッタリング法によりチタン膜１０を形
成する。そして、アニールを行なうことにより、内部回
路部のみにシリサイド層を形成する。保護回路部は酸化
膜１２で被われているため、シリサイド層は形成されな
い。Next, a titanium film 10 is formed on the entire surface by sputtering. Then, by performing annealing, a silicide layer is formed only in the internal circuit portion. Since the protection circuit section is covered with the oxide film 12, no silicide layer is formed.
未反応のチタン［１０を除去すれば第１図の半導体集積
回路装置が得られる。By removing unreacted titanium [10], the semiconductor integrated circuit device shown in FIG. 1 is obtained.
実施例では内部回路部はＬＤＤ構造をもち、かつ、チタ
ンシリサイド層が形成されているので、高信頼性と高速
性を得ることができる。そして、保護回路部ではシリサ
イド層が形成されておらず、また、ＬＤＤ構造も形成さ
れていないので、サージ耐圧が高い。In the embodiment, since the internal circuit section has an LDD structure and a titanium silicide layer is formed, high reliability and high speed can be obtained. Further, since no silicide layer is formed in the protection circuit section and no LDD structure is formed, the surge withstand voltage is high.
（効果）
本発明では内部回路部にシリサイド層を形成することに
より、拡散抵抗と配線抵抗を低くして高速動作を可能に
し、入出力保護回路部ではシリサイド層を形成しないこ
とにより高いサージ耐圧を実現することができる。(Effects) In the present invention, by forming a silicide layer in the internal circuit section, diffusion resistance and wiring resistance are lowered to enable high-speed operation, and by not forming a silicide layer in the input/output protection circuit section, high surge withstand voltage is achieved. It can be realized.
第１図は一実施例を示す断面図、第２図（Ａ）から同図
（Ｅ）は一実施例の製造方法を示す断面図、第３図、第
４図及び第５図はシリサイド化による拡散抵抗値変化の
不純物注入量依存性を示す図、第６図（Ａ）、（Ｂ）は
一実施例の他の製造方法を示す断面図、第７図（Ａ）、
（Ｂ）は一実施例のさらに他の製造方法を示す断面図で
ある。
１・・・・・・シリコン基板、
４・・・・・・ゲート電極、
６．９・・・・・・拡散層、
１１・・・・・・シリサイド層。FIG. 1 is a sectional view showing one embodiment, FIGS. 2(A) to 2(E) are sectional views showing a manufacturing method of one embodiment, and FIGS. 3, 4, and 5 are silicided FIGS. 6(A) and 6(B) are cross-sectional views showing another manufacturing method of one embodiment, and FIG. 7(A),
(B) is a sectional view showing still another manufacturing method of one embodiment. 1... Silicon substrate, 4... Gate electrode, 6.9... Diffusion layer, 11... Silicide layer.
Claims (1)
の内部回路部の拡散領域及びポリシリコン層にシリサイ
ド層が形成されており、入出力保護回路部の拡散領域に
はシリサイド層が形成されていない半導体集積回路装置
。(1) An input/output protection circuit section is provided, and a silicide layer is formed in the diffusion region and polysilicon layer of the internal circuit section other than the input/output protection circuit section, and a silicide layer is formed in the diffusion region of the input/output protection circuit section. An unformed semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087808A JPH01259560A (en) | 1988-04-08 | 1988-04-08 | Semiconductor integrated circuit device |
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|---|---|---|---|
| JP63087808A JPH01259560A (en) | 1988-04-08 | 1988-04-08 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259560A true JPH01259560A (en) | 1989-10-17 |
Family
ID=13925275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087808A Pending JPH01259560A (en) | 1988-04-08 | 1988-04-08 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259560A (en) |
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