JPH01256219A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 トランスファ・ゲートを用いた論理回路に関し、ＴＧを
用い、正論理もしくは負論理のいずれか一方のみによる
論理回路を構成し得るようにすることを目的とし、 第１の入力信号が入力される第１のトランスファ・ゲー
トと、第２の入力信号が入力される第２のトランスファ
・ゲートとを具備し、第３の入力信号およびその反転信
号により前記第１のトランスファ・ゲートおよび第２の
トランスファ・ゲートの一方をオン、他方をオフとして
、前記第１及び第２のトランスファ・ゲートから得られ
た出力をワイアード・オア接続した１群の回路を基本セ
ルとし、該基本セルの出力信号を他の基本セルの第１お
よび第２のトランスファ・ゲートの少なくとも一方に対
する入力信号として該基本セルを多段に接続するととも
に、最終段にトランスファ・ゲートを含まない通常の論
理ゲートを論理素子として配し、該通常の論理ゲートか
ら所望の論理出力を得る構成とした。

〔産業上の利用分野］ 本発明はトランスファ・ゲートを用いた論理回路に関す
る。

〔従来の技術〕

従来の論理回路では、ＭＯ３型トランジスタなどの電界
効果トランジスタ（ＦＥＴ）を使用しているが、ＦＥＴ
の双方向特性（ソース電極とドレイン電極を逆にしても
同一の電気的特性を示す）を利用したトランスファ・ゲ
ート（またはトランスミッション・ゲート、以丁ＴＧと
略記する）は一般にセレクタやフリップフロップの一部
としてのみ用いられ、一般の論理回路としては通常使用
されない。

ＴＧが一般の論理回路に用いられにくいのは、（ａ）Ｔ
Ｇを２＆Ｉ１以上使用して信号経路の切り替えを行う時
、ＴＧのゲート端子への入力タイミングがずれると、誤
動作を起こすことがある。

（ｂ）　　ある信号入力の組み合わせに対して、回路の
内部ノードがフローティング（高インピーダンス）にな
り、これが原因でＣＭＯ３回路等で定常電流が流れるこ
とがある。また、ＴＧを通過した信号同士がぶつかり合
うことがある。

（ｃ）ＴＧがオン時にＴＧを通過する信号に対して、Ｔ
Ｇの素子インピーダンスが抵抗成分を持ち、通常ゲート
への信号入力時のように、負荷容量のみを考慮して信号
遅延を求めることができなくなる。

このため、ゲート遅延の求め方が複雑になる。

というような理由が存在するためである。

上記問題点を解消してＴＧを用いた論理回路を構成した
例も存在するが、その場合には通常の論理回路とは異な
り、１段ごとに正論理と負論理を交代に用いざるを得す
、回路設計および回路解析が極めて困難となっていた。

〔発明が解決しようとする課題〕

ＴＧをうまく利用することができれば、通常の論理回路
をより高速で且つより少ない素子数で所望の論理回路を
構成できる可能性があるにもかかわらず、上述のような
難点を有するため、ＴＧは一般に論理回路には用いられ
なかった。

本発明はＴＧを用い、正論理もしくは負論理のいずれか
一方のみによる論理回路を構成し得るようにすることを
目的とする。

〔課題を解決するための手段〕

以下第１図を参照しながら、ＣＭＯ３論理回路で正論理
を用いた場合を例にとって説明するが、負論理を用いて
も同様な機能を持つ回路を構成できる。

第１図は本発明の論理セルの基本構成を示す図で、同図
に見られる如く上記論理セルは基本セル１を多段に接続
し、最終段にトランスファ・ゲートＴＧを含まない通常
の論理ゲート２を論理素子として配設し、この通常の論
理ゲート２から所望の論理出力を得るよう構成したもの
である。

この基本セル１は第１の人力信号Ｉｎ＋　が入力される
第１のトランスファ・ゲートＴＧＩと、第２の人力信号
１ｎｚが入力される第２のトランスファ・ゲートＴＧ２
とを有し、この両者を第３の入力信号Ｉｎ、とこれを反
転した反転信号Ｉｎ。

によって、一方をオン、他方をオフとする。スイッチン
グ手段ＳＷは上記第３の入力信号１ｎ３を反転するイン
バータである。

上記第１及び第２のトランスファ・ゲートＴＧ１、ＴＧ
２の出力ｏｕｔ１、ｏｕｔ２はワイアード・オア接続と
して、これらのうち何れか一方を基本セル１の出力信号
Ｆとして出力するように構成した。

本発明はこの基本セル１を２段以上接続し、前段の出力
信号Ｆまたはその反転信号Ｆを、次段の第１および第２
のトランスファ・ゲートＴＧＩ。

Ｔ　Ｇ　２の少なくとも一方の人力信号とし、更に最終
段にトランスファ・ゲートを含まない通常の論理ゲート
２．即ちインバータもしくは多大力Ｎ。

Ｒ２多大力ＮＡＮＤ等の単純ゲート複合ゲートのような
多入力論理ゲートを、所望の論理を構成するための素子
の一つとして配設し、その出力を所望の論理出力とする
よう構成したものである。

本発明では上記のように構成したことにより、トランス
ファ・ゲートを用いて、所望の論理演算を行う論理セル
を構成した。

なお、本発明は上述のように構成した回路から等個置換
を行なって得られた構成の回路も含む。

なお、基本セル１の出力Ｆの反転信号丁を用いる場合に
は、出力Ｆを図示のインバータＩを介して出力すればよ
い。

〔作　用〕

本発明はＴＧの使用方法を以下のようにして問題点を解
消している。

まずＴＧを使用する基本セルｌの基本構成を第１図に示
すように、２組のトランスファ・ゲートＴＧＩおよびＴ
Ｇ２を、そのソース・ドレイン端子３．４の一方（第１
図では４）を出力端子としてワイアード・オア接続し、
その反対側の端子（同図では３）をそれぞれ信号入力端
子とし、ＴＧの制御端子５．６の一方（同図では６）へ
第３の人力信号Ｉｎｓを、またもう一方の制御端子へそ
の反転信号１ｎｔを入力することにより、ＴＧＩ。

ＴＧ２の制御端子５．６への入力タイミングのずれは高
々インバータ１段分の遅れとなり、この値は他の論理ゲ
ートの遅延に比べて小さいから、問題点の（ａ）は解消
する。

またＴＧ１、ＴＧ２の制御端子５，６への入力が定常的
に一方のみが常にオンになっていることから、異なる信
号同士の衝突は回避され、また、本基本セル１への入力
ノード自体が高インピーダンスにならない限り、基本セ
ル１内で高インピーダンスにはならない。従って問題点
［有］）が解決される。

問題点（Ｃ）に関しては、第１図の最終段の出力信号を
ＴＧを使わない通常の論理ゲート（インバータ、多大力
ＮＯＲ，多大力ＮＡＮＤ等の単純ゲート、複合ゲート）
２の入力信号として使うようにし、上記通常の論理ゲー
ト２を含めた回路全体で所望の論理を構成する論理セル
、即ち論理回路のユニットとすることで解決できる。

このように構成した論理セルでは、その信号遅延を容易
に計算でき、論理セルの出力ノードにつながる容量性負
荷の大きさのみで、その値を決定できる。

ゲートアレイやスタンダード・セル方式のような、論理
セルを用いて回路を設計する方式では、上記論理セルと
通常論理ゲートを種々組み合わせた回路をそれぞれ一つ
の論理回路として、その論理、遅延データ、レイアウト
・データ等を登録しておき、必要に応じてそれらを組み
合わせたＬＳＩを設計できるようにすることができる。

〔実　施　例〕

本発明に係る論理回路は、上述の基本セルｌを２段また
はそれ以上直結して構成した多入力の複合論理セルを含
むものであって、以下その実施例を図面により説明する
。

第２図は本発明の第１の実施例を示す図であって、基本
セル１はトランスファ・ゲート’ＴＧＩ。

ＴＧ２およびインバータ■２より構成され、その出力Ｆ
２を次段の基本セルｌ゛のトランスファ・ゲートＴＧ３
の入力端子へ、他の入力信号Ｃをトランスファ・ゲート
ＴＧ４へ入力するとともに、後段の基本セル１′の制御
信号として今一つの入力信号りを用い、出力Ｆｌをイン
バータ１１を通してその反転出力Ｙを生成したものであ
る。

本実施例の多入力論理回路の出力Ｙは、５つの入力信号
Ａ１、Ａ２．Ｂ、Ｃ，Ｄに対して、Ｙ＝τ・Ｄ＋（ＡＩ
　・Ｂ＋Ａ２・Ｔ）・Ｄ　−■なる論理式で表される。

本実施例の構成は第２図および上記０式から明らかなよ
うに、従来のトランスファ・ゲート（以下ＴＧと略記す
る）を用いた論理回路では、最終段のインバータ１１の
直前で論理を完結し、インバヒタ１１を単なる信号波形
の整形のために使用していたのとは異なり、論理を構成
するための素子の一つとして用いている。そのため、最
終段のインバータ１１によって論理が正負反転すること
がなく、従って正論理または負論理を混在させることな
く、何れか一方のみにより一貫させることができる。

上記第２図の回路において、前段の基本セル１の出力Ｆ
２を後段のトランスファ・ゲートＴＧ４の入力とし、入
力信号Ｃをトランスファ・ゲートＴＧ３の入力とすると
、出力Ｙは、 Ｙ−で・　Ｄ＋（−λ−「・　Ｂ　十Ａ２　　・Ｔ）　
・毛−−−■となる。

また同図で、Ａｌ＝Ａ、Ａ２−λ−である場合は、Ｙ＝
　（Ａ−Ｂ＋Ａ−Ｂ）　　・Ｄ＋で・Ｄ　　−−−−−
−−■となる。

第２図における信号入力Ａ１、Ａ２．Ｃは少なくとも１
つが論理°０゛、論理゛１°の独立した信号であり、残
りは他の信号の反転信号であっても良い。

また入力信号Ｃは前段の基本セル１の出力Ｆ２の反転信
号であっても良い。この場合出力Ｙは、Ｙ＝（Ａｌ・Ｂ
＋Ａ２・Ｔ）・−ｂ− ＋（ＡＩ　　・Ｂ＋）１１・Ｔ）・Ｄ　　　・−・−■
となる。

更にＡｌ＝Ａ、Ａ２＝τとした時は、式■はＹ＝　（Ａ
　−Ｂ）＋Ａ−■）・百 ＋（Ａ−Ｂ＋Ａ−Ｂ）　　・Ｄ　　　　　−−−−一〇
となって、Ａ、Ｂ、Ｄの３人力ＥＮＯＲ回路となる。

Ａｌ＝−入一、　　Ａ２＝Ａ　　とした時には、同様に
３人力ＥＯＲ回路が構成される。

第２図のＦ２をＴｅ３に、ＣをＴｅ３に入力したときの
出力信号ＹＣ式■参照〕は、ＣがＦ２の反転出力である
場合は、 Ｙ＝（ＡＩ・Ｂ＋Ａ２・Ｔ）・Ｄ ＋（ＡＩ　　・Ｂ＋Ａ２　・Ｔ）・百　　−・−〇とな
る。

更にＡＩ＝Ａ、Ａ２−τと入力すれば、この出力は、 Ｙ＝　（Ａ−Ｂ＋Ａ−Ｂ）　　・Ｄ ＋（Ａ−Ｂ＋Ａ−Ｂ）・Ｄ　　−−−−−−一■となっ
て、Ａ、Ｂ、Ｄの３人力ＥＯＲ回路が構成され、Ａ１＝
Ａ、Ａ２＝Ａならば同様に３人力ＥＮＯＲ回路が構成さ
れる。

第３図は本発明の第２の実施例を示す図で、初段の基本
セルを２組用意し、その出力Ｆ２．Ｆ３を次段の基本セ
ルの２つの入力端子にそれぞれ接続して、他の入力Ｃと
組み合わせ、次段の基本セルの出力をインバータ１１で
反転して出力Ｙを得るものであり、前記第２図の回路で
述べたのと同様な、種々の回路を構成できる。

第３図の回路の出力Ｙは、 Ｙ＝　（ＡＩ−Ｂ＋Ａ２−Ｂ）　　・Ｃ・　（Ｔ１「・
Ｂ＋１「Σ・Ｔ）・で　−−−−・−・■と表される。

同図の回路でＦ２の代わりに、Ｆ２をインバータで反転
した信号Ｆ２をＴｅ３に入力する構成。

Ｆ３の代わりにＦ３をＴｅ３に入力する構成等も当然考
えられる。

第４図は本発明の第３の実施例を示す図で、前記第３図
において、Ａ１→で、Ａ２→Ｃ，Ｂ−＋Ａ。

ＤＩ−＋Ｃ，Ｄ２→で、Ｅ→Ａ、Ｃ→Ｂと置き換えた構
成で、この場合出力Ｙは、 Ｙ　＝　Ａ　ｅＢ　ｅＣ−−−−一〇 となり、３人力ＥＯＲ回路であることがわかる。

同様にＥＮＯＲ回路も構成できる。

３人力ＥＯＲ回路は、加数、被加数および下位ビットか
らの桁上げ出力の３つの入力から二値加算回路の和信号
を出力する回路として用いられる。

第５図は本発明の第４の実施例を示す図で、前記第３図
の回路において、Ａｌ→０．Ａ２→τ。

Ｂ−＋Ｃ，Ｄｌ→Ａ、Ｄ２→１．Ｅ−＋Ｃ，Ｃ−＋Ｂと
したもので、 Ｙ＝Ａ　−Ｂ＋Ｂ　−Ｃ＋Ｃ−Ａ　　　　　−−−−［
株］なる出力が得られる。これは加算回路の桁上げ回路
であり、前記第４図の回路と組み合わせて、１ビツトの
全加算回路が構成できる。

なお、ＣＭＯ３ＦＥＴなどの相補形回路を用いるＴ　Ｇ
の構成では、その入力が常に°１′の時はＴＧのＮチャ
ネル素子を、また入力が常に“０゛のときはＴＧのＰチ
ャネル素子を、一般に省略してよいから、第６図に示す
本発明の第５の実施例の回路は、第５図に示す第４の実
施例の回路と全く同一の機能を持つ回路として使用でき
る。本発明はこのような等個置換を行なった回路構成も
含むものである。

第７図は本発明の第６の実施例を示す図で、前記第１図
の基本セルｌを３個以上直列接続した後、インバータ等
のゲートを通して出力を得る４人力ＥＯＲ回路の例であ
る。

４人力ＥＮＯＲ回路も同様にして実現できる。

第８図は本発明の第７の実施例を示す図で、前記第１図
における通常の論理ゲート２として、２人力ＮＡＮＤ回
路を用いた例である。

このように多入力の単純ゲートや複合ゲートとＴＧ回路
との組み合わせで、より複雑な論理回路を構成できる。

以上述べた如く本発明は、前記第１図の基本セル１を２
個以上直列につなぎ合わせた後、インバータや多入力単
純ゲート複合ゲートなどの通常の論理ゲートに入ツノし
、その反転出力を所望の論理出力とすることを特徴とす
る、ＴＧを用いた多入力の複合論理回路の構成方法を提
供するものである。なお、本発明では正論理もしくは負
論理の一方のみを用いたディジタル２値論理回路を構成
することができ、従来例のように回路を構成するに当た
り、両者を混合させる必要はない。

従って本発明によれば、両者を混合して使用する場合に
比べて回路構成と回路の節点電位が一対一に対応するの
で、回路設計、論理設計がやりやすくなる。

上述のように従来の構成で正論理と負論理が混在せざる
を得なかったのは、最終段のインバータを所望の論理を
構成するための論理素子として用いているのではなく、
単に信号波形を整形する必要から設けていたためである
。インバータを使用しない回路で論理回路を組み、最終
段にインバータを配置することにより、ここで論理が正
負反転してしまうため、正論理または負論理で一貫した
回路を構成できず、入力から出力に到る途中の論理は、
正負混在したものとして、最終的に所望の論理出力を得
るようにせざるを得なかったものである。

かかる問題を解消した本発明においては、ＴＧの多段直
列による遅延を予め予測できる範囲内におさめ、ＣＭＯ
３回路等においては、負荷容量のみで回路の伝播遅延が
計算できるので、タイミング設計がやりやすくなり、且
つ、インバータ２段の直列接続により出力を取り出す従
来例に比べて回路動作が高速になるように設計できる。

なお、前記各実施例は正論理で構成した例を説明したが
、本発明を用いて負論理による回路構成も可能であるこ
とは言うまでもない。

また、相補形回路を前提として具体例を述べたが、本発
明に係る論理回路は必ずしも相補形回路である必要はな
く、単一の極性を有する素子１例えばｎＭＯ３論理回路
で、等価的に構成される回路も含むものである。

〔発明の効果〕 以上説明した如く本発明によれば、単独回路により、ま
たは他の同様な回路と組み合わせて素子数の削減９回路
の高速化、低消費電力化が達成される。また従来の正負
の論理を混在させた構成に比較して、回路設計の簡略化
、設計ミスの減少。

より複雑な回路構成が実現できる等の利点が得られる。

それによって従来より高機能で高速、低消費電力のＬＳ
Ｉが、従来と同様な設計手法で実現できる。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明の第１の実施例説明図、第３図は本発明
の第２の実施例説明図、第４図は本発明の第３の実施例
説明図、第５図は本発明の第４の実施例説明図、第６図
は本発明の第５の実施例説明図、第７図は本発明の第６
の実施例説明図、第８図は本発明の第７の実施例説明図
である。 図において、１、ビは基本セル、２は通常の論理ゲート
、３および４はソース、ドレイン電極のいずれかを示し
、５および６は制御電梅、ＴＧはトランスファ・ゲート
、ＳＷはスイッチング手段、Ｉｎ＋〜Ｉｎｔ、およびＡ
、　Ｂ、　Ｃ，Ｄ、　Ｅ。 Ｇは入力信号、Ｆは基本セルの出力信号、Ｙは論理セル
の出力信号、ＯｕＬ＋　、Ｑｕｉｔは基本セルの出力信
号、１．Ｉｆ〜＋７．及びＩｆ’〜Ｉ坏発四り２のｒ飽
グは朝固 第３図 子発明オハ大艶例が−ｍ ｌｊチ３　ｇ、ｑｌ°ｔ＋４：に４列ｒｊ：　９．Ｅｌ
　ｉ不発θＪ４第５Ａ大鉋例α明図 第　６　図 不発輯τｉ更幾例Ｔｔ　ｅＨ図 第７図

Claims (1)

1. 【特許請求の範囲】 　第１の入力信号（Ｉｎ＿１）が入力される第１のトラ
   ンスファ・ゲート（ＴＧ１）と、 第２の入力信号（Ｉｎ＿２）が入力される第２のトラン
   スファ・ゲート（ＴＧ２）とを具備し、第３の入力信号
   （Ｉｎ＿３）およびその反転信号により前記第１のトラ
   ンスファ・ゲート（ＴＧ１）および第２のトランスファ
   ・ゲート（ＴＧ２）の一方をオン、他方をオフとして、
   前記第１及び第２のトランスファ・ゲート（ＴＧ１、Ｔ
   Ｇ２）から得られた出力（ｏｕｔ１、ｏｕｔ２）をワイ
   アード・オア接続した１群の回路を基本セル（１）とし
   、 該基本セル（１）の出力信号（Ｆ）を他の基本セル（１
   ）の第１および第２のトランスファ・ゲート（ＴＧ１、
   ＴＧ２）の少なくとも一方に対する入力信号として該基
   本セル（１）を多段に接続するとともに、最終段にトラ
   ンスファ・ゲートを含まない通常の論理ゲート（２）を
   論理素子として配し、該通常の論理ゲート（２）から所
   望の論理出力を得る如く構成した論理セルを含むことを
   特徴とする論理回路。