JPH01239639A - データ処理装置にある命令バツフア記憶装置の回路装置及び制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラム経過に応じて連続的シこ高められ
るべき命令アドレスに対して最大所定差だけこの命令ア
ドレスより先行して高められる負荷指示アドレスにより
制御されて、命令語が主記憶装置から命令バッファ記憶
装置の中へ相次いで負荷され、この命令バッファ記憶装
置から命令が、命令アドレスによってあとからアドレス
指定されて１実行のために命令デコーダへ供給される、
データ処理装置にある命令バッファ記４ｉ１装置の回路
装置及び制■方法に関する。

〔従来の技術〕

雑誌「コンピュータ・デザインＪ　（１９８７年８月１
日）８９頁及び次頁以下「最良の８憶装置を選択するこ
とによる最大限の性能」に、すべての公知のタイル記憶
装置及びその制御方法が示されている。米国特許第３６
１１３１５号朗細會から、プログラムがプロセッサの入
力及び出力データと共に主記憶装置に記憶されている、
プログラム制御されるデータ処理装置において、実行の
ために出されているプログラムの命令順序を主記憶装置
からＩｆツファ記憶装置へタイルごとに一居短いアクセ
スタイムで伝送しかつこのバッファ記憶装置から命令デ
コーダへ供給することは公知であり、この場合、実行の
ために出される命令の命令アドレスは、バッファ記憶装
置に含まれている命令のアドレス範囲と比軟されかつア
ドレス指定されるべき命令がバッファ記憶装置に含まれ
ていない限りこの求められた命令が１つのタイルの長さ
の付属の命令麿序で主記憶装置からバッファ記憶装置の
タイルに負荷されかつ命令がそこに負荷された後にそこ
にアドレス指定されかつ命令デコーダへ供給されかつ実
行され、その覇気なる命令取り出しは、次の命令アドレ
スが命令計数器状態のプログラムに関係する変化により
得られた後に、行なわれる。

この回路には、命令頭序がタイルごとに切り換え負荷さ
れ、そのためにタイルの大きさに応じて特定の伝送時間
が必要とされ、その結果しばしば待ち時間が生じ、これ
らの侍ら時間は、求められる命令の前のタイル上にあり
又は命令へのプログラムの分岐の後にタイルの外部に生
ずる、しばしば必要とされない命令のｉ過の個々の場合
の伝送のために消費されるという欠点がある。その上、
このような必要とされない命令の伝送中に主記憶装置へ
の必要なデータアクセスが゛妨げられる。

さらに、命令アクセスの際の平均待ち時間を短縮するた
めに、実行されるべき命令により記憶されている特定数
の命令を既に早期に先取り命令バッファ記憶装置へ伝送
し、この命令バッファ記憶装置から命令が命令復号のた
めに読み出されることは、雑誌「コンピュータ・デザイ
ン」第２１巻（１９８２年４月）６４頁から公知である
。しかしプログラム分岐が行なわれる場合は、新たな主
記憶装置アクセスにより待ち時間が生じ、この主記憶装
置は更なる前負荷を受け、それは同時に必要なデータア
クセスを妨げる。これは特に、プログラムがループをな
して何度も又は箔環的に行なわｉる場合に大きい欠点で
あり、この場合、命令は適当なアクセス負荷を持つ主記
憶装置から繰り返し新たに取り出されなければならない
。なぜならばループの開始時の分岐の際はいつでもプロ
グラム部分の最初の命令の引き受けによるプログラム経
過中の負荷遅延が生ずるからである。

〔発明が解決しようとする課、題〕

本発明の課電は、プログラム経過中の負荷遅延の数及び
主記憶装置のアクセス負荷をプログラム経過中の命令バ
ッファ記憶装置への命令伝送の数の減少により小さくす
る命令バッファ記憶装置の回路装置及びこの回路装置の
作画方法を提供することである。

〔８題を解決するための手段〕 この８題の解決策は、命令バッファ記憶装置が、相次い
で負荷され、既に実行され又は飛び越された命令語が残
っている命令保留記憶Ｙ＆置だけ広大されており、プロ
グラム経過中に分岐命令の命令アドレス部に生ずる分岐
アドレスが、命令バッファ記憶装置に含まれている、す
なわち前負荷されかつ保留された、命令語のそれぞれＤ
アドレス範囲と比軟され、分岐アドレスがこのアドレス
範囲内にある場合はこの分岐アドレスによりアドレス指
定された命令が直感命令バッファ記ｃ”ｉ置から読み出
され、そして分；皮アドレスが酌；ホのアドレス範囲外
にある場合はこの分岐アドレスが新しい負荷指示器とし
て引き受けられかつ古いアドレス範囲が消去されること
に、存する。

有利な購求は特許請求の範囲の実施態様項に記載されて
いる。

有利な更なる発展においては、保留バッファ記憶装置が
先取りバッファ記憶装置と、両者が循環的作動で共通の
トリガ手段により作動され得るように、命令バッファ記
憶装置に統合されている。

命令バッファ記憶装置が、演算製溝のデータ入力端の前
に接続されているレジスタセットから分屋され、その結
果、同時に新しい命令が読み出されかつデータによるオ
ペレーションが実施され得る場合は、特に有利である。

本発明による命令アクセスからの主記憶装置の負荷除去
は、主記憶装置が頁ごとに組織され、頁の選択が１つの
頁における頁アクセスタイムより長い頁変換時間を持つ
場合に特に有利に作用する゛。重板の記填装置ではアク
セスタイムのこの比は約４対１である。データ及び命令
は一般に異なる頁で処理されなければならないから、命
令がバッファ記憶装置から取り出されかつ１記ｔｉｊ１
装置から取り出されない場合は、頁の交換が省略できる
。

特に複数の機械クロックサイクルに相当する長い頁アク
セスタイムのために、主記憶装置から要求されかつあと
になってはじめて出てくる情報の目標アドレス用のいわ
ゆるパイプラインを主記憶Ｂｅに対応させることは普通
行なわれている。これらの情報は、データレジスタセッ
トか５分次された命令バッファ記憶装置を持つ本発明に
よる装置において、データ又は命令であるかに応じて、
アドレスに関係してレジスタセット又は命令バッファ記
憶装置へ供給される。

命令バッファ記憶装置にまだ含まれていない実行される
べき命令のアドレスが命令を受ける用ａができている場
合は、そのアドレスが例えばアドレスパイプラインに含
まれているかどうかを試験°回路で付加的に調べ、もし
含まれていれば命令バッファ記憶装置への命令の記憶を
待つのが有利である。

別の有利な構成は、特別の命令、すなわら前負荷命令、
が設けら・れており、この命令が、命令に設定された数
の命令語のバッファ記憶装置への伝送を料額することで
ある。

所定数の命令語は、半語に関する命令で示されかつ命令
語の伝送の際に必要に応じて次の全語限界に切り上げら
れる。−居大きい数Ｑ主記憶装置データ命令が麗欠に続
く場合は、前負荷命令が有利に使用される。なぜならば
命令実行の際の命令頁とデータ頁との一層頻繁な頁変換
が回遊されるからである。というのはこの場合は中間接
続された命令アクセスがもはや行なわれないからである
。

さらに、バッファモードマーカはプログラムの中で設定
及び消去可能であるのが有利である。

このバッファモードマーカは、ループ内に相対アドレス
を持つ順方向飛び越し命令において、飛び越し命令の目
標命令がまだバッファ記憶装置にない場合に、先ず順方
向飛び越し分岐が行なわれ、次いで目標アドレスまでの
命令順序が命令パツ′ファ記憶装盟・＼負荷されるまで
の間待たれ、それによって、更なる命令復号及び実行が
行なわれる前に全ループがそこに先ず完全に、何度、か
の実行の準備をして、存在していることを保証する。さ
らにバッファモードマーカにより、初演範囲が場合によ
って飛び越される命令順序が完全に負コされかつこうし
て遅延のない何度かの実行の用意がなされることが保証
される。

前負荷命令及びバッファモードマーカの設定のための命
令は、上述の規皇が存在する場合に、コンパイラプログ
ラムにより命令順序に入れられるのが有利である。

別の一有利な溝戎は、命令記憶容量を一層良好に利用す
るために、なるべく１つないし３つの半語を持つ可変の
語長の命令が使用され、これらの半語が互いに続いて全
語の形で記憶され、その際バッファ記憶装置が、全語が
このバッファ記憶装置に書き込まれるが、しかし命令が
位置の正しい命令及びアドレス部分を持つバッファから
命令デコーダへ供給されるように、構成されていること
に存する。バッファ記ｔｆ！ｉ装置を多重読み出しをす
る半語記憶装置として有利に構成することは、命令への
遅延なしのアクセスを可能にしかつ膿に接読された部分
語ずれ又は複数回のアクセスを不必要にする。

〔実施例Ｊ 有利な構成が第１図ないし第５図に示されている。

第１図にデータ処理装置がブロック図で示されており、
このデータ処理装置のデータ及びプログラムは主記憶装
置ＨＥＭに記憶されており、これらのデータ及びプログ
ラムは、記憶装置データバスＭＤＢを介して、記ｔｆｆ
装置制御掘構ＭＥＭＣに関係してレジスタセットＲＧＳ
Ｔへ供給されかつそこから２つのデータバスＸＤＢ、Ｙ
ＤＢを介して演算機構ＡＬＵへ又は記憶装置データバス
ＭＤＢからバッファ記ｆｉ装置ＩＢＵＦへかつこのバッ
ファ記憶装置から読み出し制御されて命令デコーダＩＤ
ＥＣへかつこの命令デコーダから命令側ｉに４ｉ　ＥＸ
ＥＣへ供給される。これらの命令は、レジスタセットＲ
（、ＳＴと接続されている命令アドレスｔｌＦ％ｆｉＰ
ｃＵにより用次いで命令アドレス信号ＰＣ３を介してバ
ッファ記憶表ｆｉｌＢＵＰから読み出され、これらの命
令信号■Ｓは命令デコーダ！ＤＥＣへ供給される。さら
にこれらの命令アドレス信号ＰＣ５は命令負荷回路ＰＦ
Ｕへ供給され、この命令負荷回路はさらに命令制御機構
ＥＸＥＣから特別命令の実行のための命令制御機構ＦＳ
を受は取りかつ状態及び制御信号、すなわち分岐制御信
号ＢＣ３、パイプライン負荷信号ＰＬＣ及び附属の゛状
態信号、をアドレスパイプラインＡＰＬの命令制御既ｉ
　ＥＸＥＣ及び記憶皮置制御機溝ＭＥＭＧと交換する。

アドレスパイプラインＡＰＬはレジスタ負荷アドレスＨ
Ａ又はバッファ０荷アドレスＦＡを収容しかつこれらの
負荷アドレスをレジスタ書き込みアドレスＲＷＡとして
レジスタ書き込み信号ＲＷＣと共に又はバッファ書き込
みアドレスＩＢＡとしてバッファ書き込み信号ＩＢＷと
共にレジスタセットＲＧＳＴ又はバッファ記憶ｇｉ（４
１ＢＵＦへ４延されて発する。この遅延は主記憶装置デ
ータ取り出し時間に相当し、この主記憶装置データ取り
出し時間は記憶装置アドレスバス して開始される。そのために、付唄の主記憶装置々アド
レスは記憶装置アドレスバスＡＤＢを介して演算橢構Ａ
ＬＵ又は命令負荷回路ＰＦＵから記憶装置アドレスレジ
スタＭＥＭＡＲへ与えられ、この記憶装置アドレスレジ
スタから主記憶装置アドレスは頁アドレスバスＰＡＢ及
び行アドレスバスＲＡ［ｌを介して主記憶装置ＭＥＭへ
供給される。

演α＾噸ＡＬＵで算出された結果は、結果データバスＺ
ＤＢを介してレジスタセットＲＧＳＴへ戻され又は書き
込みデータバスＷＤＢ及び冑き込みレジスタ５ＴＤＲを
介して記憶装置データバスＭＤＢへ供給されかつこうし
て主記憶装置へ戻すために記憶装置制御Ｍ％構ＭＥＭＣ
へ供給される。

演算機＠　ＡＬＵの制御は命令制御信号ＯＣ５を介して
状・態信号ＳＴＳに関係して行なわれる。飛び越し命令
アドレスは命令分岐の場合に結果Ｆ　−タバスＺＤＢを
介して命令計数機１１ＰＣυ及び命令負荷回路ＰＦＵへ
送り込まれる。

命令Ｑ荷回路ＰＦｔＪの詳細が第２図に示されている。

回路を通るデータの流れは、図示してない２つのクロッ
ク列により交互に引き起こされる。クロック列によりト
リガされるレジスタ及びフリップフロップは、第２のク
ロック列により叶すガされるレジスタ及びフリップフロ
ップとは笥号の最後のｒＶＪで区別される。表示文字に
付いている数字は、レジスタ又は加算機構の出力端にお
ける結果の二進数の信号の位置を示している。最後のｒ
ＮＪは反転された信号を示している。表示文字のｆｆｉ
後又は最後から２番目の位置にあるｒＦＪは、フリップ
フロップであることを示している。説明の中で信号の論
理結合のための公式が挙げられている場合は、「ル」記
号は論理ＡＮＤ回路を示し、「Ｖ」記号は論！！！！Ｏ
Ｒ回路を示している。公式の中に示されている量は、示
された回路素子の出力端に生じかつ互いに位置的に正し
く結合されかつ次の機械クロックで回路素子へ伝送され
、これらの回路素子は結果の矢印に応じて示されている
。

図示した回路装置では、バッファ記憶装置の大きさが１
６ビツトの６４の半語であると仮定されているので、バ
ッファ記憶装置の読み取りアドレスは６ビツトの長さで
ある。命令が全語の形で詰められて記憶されるから、書
き込みアドレス指定のために場所２ないし６しか利用さ
れていない。最低値の場所は零で示されている。

この場所はバイト位置決めのために使われるので、この
場所はここでは機能なしである。

パ゛ゾファ記憶装置を制御するために、命令計数機構号
ＰＣＶが制御装置へ導入される命令計数器の他に、２つ
の指示レジスタ、すなわち負荷指示加算器ＣＴＡと負荷
指示補助レジスタＡＰＶとを持つ３０桁の負荷指示レジ
スタＡＰ並びに逆方向指示加算！ＦＩ　ＣＴＢと逆方向
指示加算レジスタｎｐｖとを持つ５桁の逆方向指示レジ
スタＢＰが利用される。命令バッファ記憶装置の外部に
あるアドレスの分岐命令において、命令ｉｔ数囲器内容
び両指示器は同じ値に設定され、そのために負荷マルチ
プレクサＭＰＸＢ、ＭＰＸＡがＡＮＤゲート回路Ｇ口の
出力信号を介して結果データバスＺＤＢに接続され、こ
の出力信号は飛び越し命令信号ＢＲ及び分岐信号口ＲＣ
ＡＦＶの作用を受ける。負荷指示レジスタＡＰは場所２
ないし３１の主記憶装置の完全なアドレスに設計されて
おり、逆方向指示レジスタ［ｌＰは唯バッファ記憶装置
の長さに応じて場所２ないし６に設計されている。

各命令復号前に、命令が既に命令バッファ記憶装置に入
っているかどうか調べられる。そのために、命令アドレ
ス信号ＰＣＶ７−２から第１の加算機溝ＳＵ［ｌ　、　
ＳＵＡの指示器の後部の場所が減じられ、その際、命令
バッファ記ｌｊ！装置に含まれている前負荷された語Ｃ
ＯＭＰＡＶの負の数及び保留されたｐ　ＣＭＰＢＶの数
が形成される。分岐命令が実行される場合のために、半
語の形で示されている飛び越し幅０ＰＲＶ　、　ＯＰＭ
Ｖは第２の加算機溝ＳＵＤ　、　５ＬＩＣで、訂正数字
ｌ及び命令計数信号ｐｃｖ　ｉの叢後の場所と共に、算
出された語数に加えられるので、発生するあふれ５ＵＣ
７，５ＵＤ７は、分岐目標が命令バッファ記憶装置に含
まれているかどうかを表示し、それに基づいてこの分岐
は直接実行され、又はそのアドレスが既にアドレスパイ
プラインに存在する場合は、分岐が実行されかつバッフ
ァ記憶装置への目標命令語の記憶まで待たれ、その後こ
の目標命令語は命令デコーダに続み出される。種々の分
岐命令の制御信号及びあふれ信号５ＵＣ７、５ＵＤ７は
分岐評価回路ＢＲＣＡＬＶ　、　ＩＩＲＣＨＬ内で、後
に）２［されたフリップフロップＢＲＣＡＦ　、　［１
ＲＣＡＦＶを持つ２つの時間的段階で確認されるので、
出力信号ＢＲＣＡＦＶは分岐の実行を開始させ又はバッ
ファ負荷の新たな開始を引き起こす。このために飛び越
しアドレスは、分岐フリップフロップＢＲＣＡＦＶがセ
ットされている場合に、命令計数機構にだけ伝送される
。

他の場合には、この飛び越しアドレスは指示レジスタＡ
Ｐ、ＢＰにも伝送され、命令読み出しが開始される。

分岐Ｍ御＠路ＩＩＲＣＡＬＶ、　ＢＲＣＩＩＬは、詳ｍ
　ｃ、：　ハ次のような結合を含んでいる。

逆方向飛び越し基準０ＰＲＶＯが与えられかつ逆方向指
示器の第２の加算機構ＳＵＤがあふれ５ＵＤ７を示し又
は順方向飛び越し基準が与えられかつ順方向指示器の第
２の加算機構ＳＵＣがあふれ信号５ＵＣ７を示さず又は
場所６−３に零信号５ＵＣＺを示す場合は、予め飛び越
し命令゛が実行されていなければ、中間分岐フリップフ
ロップＢＲＣＡＦがセットされ、それは飛び越し基ｇ　
ＢＲＡＮＣＩＩＶによりその都度表示される。

論“理方程式では次のようになる。

＜＜ａｐｎｖｏｈ　５（ＪＤ７）　　Ｖ　　（ｏｐＲｏ
ｖ６Ｎ＆（ＳＩＪＣ７Ｎ　ｖＳＵＣＺ）））　＆　［Ｉ
ＲＡＮＣＩＩＶＮ→ＢＲＣＡＦ短い命令長さ０ＰＲ７Ｎ
についての基準が与えられかつ第１の分岐フリップフロ
ップロＲＣＡＦがセットされているか又はバッファモー
ドマーカＭＯＤＦがセットされかつ順方向飛び越し０Ｐ
ＲＯＮの基準が遅延飛び越しＤＬＹＢＲの基準と共に与
えられている場合は、第２の分岐フリツプフ口ツプＢＲ
ＣＡ−ＦＶがセットされる。

従って論理方程式は次の通りである。

０ＰＲ７Ｎ　　＆　　　（口ＲＣＡＦ　　Ｖ　　（ＭＯ
ＤＦ　　＆　　０ＰＲＯＮ　　＆　　ＤＬ”１Ｒ））−
φＢＲＣＡＦＶ 遅延飛び越し命令は、１つの命令がプログラムの中で後
に配置されるような飛び越し命令であり、この１つの命
令はいずれにしても飛び越し命令に基づいて実行される
。

バッファモートマーカＭＯＤＦ、ＭＯＤＦＶは、制御信
号ＭＯＤを持つ状部処理命令により設定され又は消去さ
れる。こうして特定の場合にバッファ内容を保証するこ
とができる。１つの順方向の相対的遅延飛び越し命令に
おいてバッファモードが存在する場合は、飛び越し目標
は、出校結果がこの飛び越し目標をまだ外部にあること
を示す場合にも、バッファで得られると見なされる。こ
れによって命令バッファ記憶装置内容の消去が防止され
る。遅延又は順方向飛び越しの制御基準は、命令制御機
構から送られる分岐制靜信号である。

分岐フリップフロップＢＲＣＡＦＶの出力信号と等価値
の、しかしｌクロック段階早く得られる分岐割前信号口
ＲＣＡＤＶが、命令語的負荷回路ＢＲＫＬに”与えられ
る。命令語を前負荷するために、負荷指示器は語の長さ
に応じて上昇される。そのために負荷指示加算器ＣＴＡ
に数字ｌが加えられる。ｌの上昇又はマルチプレクサＭ
ＰＸＡを介しての゛分岐アドレスの負荷により負荷指示
器を変えるたびに、新しい負荷指示器が負荷アドレスＦ
Ａとしてアドレスパイプラインに転送され、そこか、ら
負荷指示器は負荷過程のために適時にバッファ記ｔＭ装
置へ供給される。バッファ、ｉ′２！ｔｆ！装置への命
令語の前負荷がその都度の命令アドレスのどの程度前に
行なわれるかは、命令的負荷回路ＩＮＨ５Ｌ、ＦＥＴＣ
ＩＩＬ、ＢＲＫＬによって決められる。

前負荷を止めるために、負荷指示加算器ＣＴＡに零が加
えられる。前負荷が行なわれるべきかどうかの決定は、
第１の前負荷回路ＩＮＦ（ＳＬで確認され、この前負荷
は、前負荷された語数（、ＭＰＡＶが−８より小さいか
又はこの語数が−８に等しくかつ命令負・肩サイクルが
行なわれる場合に、次のクロックサイクルで止められる
。さらに、バッファ全基準ＣＡＦＵＬＶが通報されかつ
分岐命令が命令デコーダ内にある場合に前負荷は止めら
れ、この命令デコーダの飛び越し目標は命令語にあり、
この命令語を逆方向指示器が指示する。

それによって、飛び越し目標が負荷過程により書き換え
られることが防止される。バッファ全基ｆｌｕ　ＣＡＦ
ＵＬＶは指示計状＠ＢＰＶ、ＡＰＶ　（７）差を形成す
ることによりかつその際零結果が出た場合に第５の加算
機ｉ　ＳＵＥで１を減算することにより形成される。こ
の前負荷決定論理回路ｌＮｌｌ５Ｌの結果は、次のクロ
ックサイクルのための前負荷フリップフロップ対Ｉ　Ｎ
ＩＩＦ　、　Ｉ　ＮＩＩＦＶに転送される。

前負荷決定論理回路ＩＮＨ５Ｌの論理回路は次の通りで
ある。

（（ＣＭＰＡＶ７−２　＜−７）＆　　（（ＣＭＰＡＶ
　＜−８）ｖＦＥＴｃＩ（Ｖ））ｖ　（ＢＲＮＣＨＤＶ
　＆　０ＰＲＶＯ＆　ＣＡＦＬＴＬＶ　＆　５ＵＤＺ　
）−ＩＮＩＩＦＢＲＮＣＨＤＶ　＆　０ＰＲＶＯ＆　Ｃ
ＡＦＵＬＶ　＆　５ＵＤＺ　−ＢＲＢＧＶこの場合、表
示は命令負荷基壁ＦＥＴＣｌｆｆ及び逆方向指示器の第
２の加算ｆｉ購ＳＵＤの零結果信号５ＵＤＺを意味する
。

逆方向指示ｎ基準［ＩＲＢＥＣＶは、飛び越し目標が、
逆方向指示器により示される命令語にある場合に、表示
する。

前負荷基準の確認後の次のサイクルにおいて、前負荷フ
リップフロップＩＮＨＦＶがセットされず、アドレスレ
ジスタが空でありかつアドレスバイブライン駅家信号Ｆ
ＮＦＥＴＶが与えられかつ命令頁誤りフリップフロップ
ｒｐＦｖがセットされていない場合に、アドレスレジス
タが負荷されかつ記ｔｉｉ装置サイクルが開始される。

命令角筒基準ＦＥＴＣＨＶを生ぜしめる命令負荷回路Ｆ
ＥＴＣＩＩＬ用の論理方程式は ｘｉｕｐｖＮ＆　ＩＰＦＶＮ　＆　ＦＮＦＥＴＶ−→Ｆ
ＥＴＣＩＩＶであり、そしてこれは次のような結果を生
ぜしめる。

一貴荷摺示加算器ＣＴＡが１を加える。

−バッファ記憶装置全信号ＣＡＦＵＬＶが存在する場合
は、逆方向指示加算器ＣＴＢが１を加える。

−上昇された負荷指示器が負荷指示レジスタＡＰに受は
入れられる。

一上昇された負荷指示器ＦＡの場所６ないし２がアドレ
スパイプラインに受は入れられる。

一上昇された負荷指示器が記憶装置アドレスバスＡ０１
１を介して記憶装置アドレスレジスタに転送される。

次のクロックにより、主記憶装置アドレスが記憶装置ア
ドレスレジスタから頁アドレスバス及び行゛アドレスバ
スを介して主記憶装置へ供給されかつ記憶装置サイクル
は、この記憶装置サイクルが分急信号［３ＲＫＦにより
終了されない限り、開始され、この分離信号は分離回路
＋３ＲＫＬ内で発生されかつ緩続の分層フリップフロッ
プＢＲＫＦに与えられる。分ｍフリップフロップＢＲＫ
Ｆは、アドレスレジスタの負荷中に次のことが行なわれ
る場合にセットされる。

−又は命りが復号され、この命令が、飛び越しが実際に
行なわれるかどうかに関係なく、飛び越しを引き起こす
ことができ、それは絶対飛び越し命令ＢＲＯＵＴＤＶの
復号信号により通報される。命令計数器に対してアドレ
ス指定された、１つの半語の命令長さを持つ飛び越し命
令は除かれ、これらの飛び越し命令は、飛び越し目標が
バッファ記憶装置内で得られる場合に相対飛び越し信号
ｎＲＮ（ｊｌＤＶにより表示され、それは分岐信号ｎＲ
ｃＡＤＶＮにより与えられる。

−又は飛び越し命令ＢＲＮＣＩＩＤＶは、飛び越し目標
がバッファ記憶装置内の命令語に存在する場合にバッフ
ァ記憶装置がいっばいになっている際に、復号され、こ
の命令語は逆方向指示器ＢＰｖによって示され、それは
逆方向指示器基準１３ＲＢＥＣＶにより示される。

さもないとこの飛び越し目標は命令前負荷の際に書き換
えられてしまう。

分離回路ｎＲＫＬの論理回路は次の通りである。

ＦＥＴＣＨＶ　＆　　（ＭＥＭＤＶ　　ｖ　　ＢＲＯυ
ＴＤＶ　Ｙ　　（ＢＲＮＣＨＤＶ　＆ＢＲＣＡＤＶＮ）
Ｖ　ＢＲＩＩＥＣＶ）−−→−ＢＲＫＦ分離フリップフ
ロップＢＲＫＦの信号は、アドレスレジスタ内の記憶装
置アドレスがアドレスバスに接続されることを妨げかつ
径に接続された指示レジスタ［ｌＰＶ、　ＡＰＶへの第
！の指示レジスタＢＰ、ＡＰの内容の受は入れを妨げ、
そのことは図示されていない。

完全性試験回路ｒ　ＬＣＬは、第１の半語がバッファ記
憶装置内にアドレス指定される命令が完全にそこで利用
できるかどうかを確認する。

負荷指示加算器ＳＵＡは、前負荷範囲における命令語の
負の数ＣＯＭＰＡＶを示す。この数のうち最大２つの命
令語が０荷経路に存在し得る。アドレスパイプラインの
中にあるそれぞれの命令語数ｒＦＰＶ３．２はアドレス
パイプラインから試験回路ＩＬＣＬに入れられる。上述
の正又は負の語数の差形成により、命令頁誤りマーカＩ
ＰＦＶがセットされていない場合に、既存の命令語のバ
ッファ記Ｗ装社内に全語数ＩＷＲＤＹＶ７−２が生ずる
。

そうでない場合には、全語数はまたけ減少される。前負
荷された語の負数ＣＯＭＰＡＶ及び全語数ＩＷＲＤＹＶ
７−２が負でありかつ命令頁誤すマーカｒＰＦＶがセッ
トされている限り全語数ＩＷＲＤＹＶ７−２がマイナス
１でない場合は、少なくとも１つの１語利用可能性ＷＲ
ＤＹＩＶが生ずる。

少なくとも１語利用可能性ＷＲＤＹＩＶが得られ、さら
に全語数ＩＷＲＤＹ７−２がマイナス１より小さい場合
に、かつ命令頁誤りマーカＩＰＦＶがセットされかつ全
語数ＩＷＲＤＹＶ７−２がマイナス２でない場合に、少
なくとも１つの２語利用可能性ＷＲＤＹ２Ｖが生ずる。

復号された命令長さＩＬＤＶ２，１と、命令語の利用可
能性ｗＲｎｙｎ、ｗｔ＜ｏｙｚｖと、命令アドレスＰＣ
ｖｌの半語アドレス場所とから命令利用可能性信号ｒｌ
ＤＹＶが確認され、この命令利用可能性信号の発生の際
に、復号された命令長さＩＬＤＶ２’、　１が増分信号
Ｉ　ＬＣＶとして命令計数機構へ供給される。これは次
のような場合である。

−少なくとも２語が利用可能である。

−・又は１語が利用可能でありかつ命、令が、常に３つ
の利用可能な半語を要求する遅延飛び越し命令ではなく
、命令が唯１つの半語を含み又は命令が２つの半語を含
む場合は第１の半語が語頭に置かれている。

命令が遅延飛び越し命令である場合は、この飛び越し命
令は、後続の命令にも完全な利用可能性がある場合には
じめて発せられる。完全な利用ｏｒ能注がない場合は、
命令計数様溝に零が供給される。取り決め通りに、近延
飛び越し命令の命令長さとその後に続く命令の命令長さ
との和は全部で最高３つの半語に制限されている。

完全性試験回路は欠の通りである。

ＣＭＰＡＶ　＋　ＩＰＦＶ３，２〜ＩＷＲＤＹＶ７−２
　。

（ＣＭＰＡＶ　＜　Ｏ）　＆　（ＩＷＲＤＹＶ７−２　
＜　０）＆　（ＩＰＦＶ　＆（ＩＷＲＤＹＶ７−２　ニ
ー１））　Ｎ　〜ＷＲＤＹＩＶ。

ＷＲＤＹＩＶ　＆　（ＩＷＲＤＹＶ７−２　＜−１）＆
　（ＩＰＦＶ　＆　　（ＩＷＲＤＹＶ７−２　ニー２）
）　Ｎ　−ＷＲＤＹ２Ｖ。

（（ＩＬＤＶ２Ｎ　Ｖ　（ＩＬＤＶＩＮ　＆　ＰＣＶＩ
Ｎ））＆　ＷＲＤＹＩＶ　＆ＤＬＹＢＲＤＶＮ）　ｖ　
ＷＲＤＹ２Ｖ　−ＲＤＹＶ。

ＩＬＣＶ２，１　　＆　　ＲＤＹＶ　　〜　ＩＬＣＶ。

記号「〜」は等価機能を表わしている。

バッファ記憶装置から前負荷命令が読み出されている場
合は、この前負荷命令で示された、この命令に従う数の
半語がバッファ記憶装置を介して与られるまで、後続の
命令の復号及び実行は停止する。オペレーションコード
場所０ＰＲｖ３・・・０に半語の数がコード化されてい
るから、マルチプレクサＭＰＸＣは前負荷命令信号０Ｐ
ＬＤにより飛び越し幅信号０ＰＲＶの第６ないし第１の
場所からこの飛び越し幅信号の場所３ないし０に切り換
え、他の入力端に零が供給される。

マルチプレクサ出力信号は第２の加算機構ｓＵｃに供給
される。それから口筒命令送信回路ＦＥＮＤＬにおいて
加算機構あふれ信号５ＵＣ７Ｎ及び命令頁誤りフリップ
フロップ信号Ｉ　ＰＦＶがＯＲ回路にまとめられかつそ
の出力信号により負荷命令路わりフリップフロップＦＥ
ＮＤＦがセットされる。

命令・終わりが命令頁誤り信号ＩＰＦＶにより導かれた
場合は、命令実行は、完全な命令が存在する限り、続け
られる。もはやそうでない場合は、頁誤り処理が行なわ
れる。

従って論理方程式は次の通りである。

５ＵＣ７Ｎ　Ｖ　［ＰＦＶ−１ＦＥＮＤＦ角荷命令終わ
りにより、少なくとも負荷命令で示される数の半語がバ
ッファ記憶装置内で得られかつ次の命令が復号のために
命令デコーダに負荷されなければならないことが通報さ
れる。

バッファモードマーカＭＯＤＦは状態レジスタの構成要
素であり、この状態レジスタはプログラム監視のもとに
変化可能である。このバッファモードマーカの状態は有
利なことにサブプログラム飛び越し又は例外処理の際に
救われかつ付属の逆麦向飛び越しの際に再びセットされ
る。

バッファモードマーカがセットされている場合は、１半
語の命令長さを持つ遅延飛び越し命令による順方向飛び
越しの際に飛び越し目標が、分岐制御回路の出力信号に
関係なく、バッファ記憶装置内で得られると見なされる
。この分岐は負荷指示器の状態を越えて、指示器ＡＰ　
、　ＢＰが新たにセットされる必要なしに行なわれ、そ
して飛び越しアドレスに属する命令語がバッファ記憶装
置？２に負荷されかつ完全性試験が行なわれかつ利用可
能性が得られる場合にはじめて命令が復・号のために飛
び込み位置で発せられる。バッファモードマーカはこの
場合セットされたままである。他のすべての分岐命令に
おいて、すなわち実行のために送られる、遅延されない
飛び越し命令において、バッファモードマーカは消去さ
れる。

命令０荷記憶サイクルにおいて旧誤りが記憶制御機構か
ら通報される場合に、命令頁誤りマーカＩＰＦ、　ＩＰ
ＦＶはセットされる。それに基づいてアドレスパイプラ
インへの記入は消去されかつ命令前句荷は上められる。

命令が完全には復号段階に存在せずかつアドレスバイブ
ラインアドレス記入のないために命令語がもはや記憶装
置から得られずかつ前の命令が遅延されない分岐を実行
せず、すなわち命令が復号段階で実際に使用される場合
にはじめてプログラムは頁誤り処理に分岐する。目標が
バッファ記憶ｔＡＦＦ：Ｌ内では得られない各分岐命令
は、命令百誤りマーカＩＰＦ、　ＩＰＦＶを消去する。

第３図に命令計数機ｎｐｃｕが概略的に示されている。

命令アドレスレジスタＰＣ及び後続レジスタＰＣｖは命
令アドレスを含んでいるので、これらから適当なりロッ
ク時間において命令アドレス信号ＰＣ５がバッファ記憶
装置及び命令Ｑ前回路へ供給される。さらに命令アドレ
ス信号ＰＣ３は、それぞれの増分［ＬＣＶがそれぞれの
命令長さに応じて供給される命令アドレス加算器ＰＣＴ
を介して、分岐アドレスが結果データバス２０口から記
憶されない場合に、命令アドレスレジスタＰＣの入力端
へ戻される。前の命令アドレスはさらに記憶レジスタＰ
ＣＭに受は入れられ、そこから命令アドレスは特別のプ
ログラムから読み出し可能である。

第・４図は命令バッファ記憶表Ｈ’、１１ＢＵＦの有利
な構成のブロック図であり、この命令バッファ記憶表置
は！６ビツ′トの６３半語用のセルＺＯ，ＯＦ・・・’
Ｅ　Ｚ６３，１５から構成されている。命令頴序の１′
８憶は全語で行なわれ、データはその都度記憶装置デー
タバスＭＤＢから書き込みデータ線路Ｄｏ、ＤＯＮ；・
・・Ｄ３１．Ｄ３１Ｎに与えられかつ付属の命令書き込
みアドレスＥＲＡはアドレスパイプラインＡＰＬから書
き込みアドレスデコーダＤＷへ導かれ、この書き込みア
ドレスデコーダは、命令ツクき込み信号［ＢＷが与えら
れている場合に、１つの全語が記憶される、２つの隣接
するバッファ記憶装置行を同時に３２の書き込みデコー
ダ線路ＷＥＯ＋・・・ＷＥ３１のそれぞれにトリガする
。

バッファ記憶表ｆＰｆｆ　Ｉ　ｎＵＦからの命令の読み
出しは、読み出しデコーダＤＲを介して、読み出し′ｆ
Ｒｙ信号ＥＲにより制御されて、バッファ読み出しアド
レスＰＣ６−１で行な゛われ、この読み出しデコーダは
６４の読み出しデコーダ出力端ＲＥＯ。

・・・ＲＥ６３を持っており、これらの読み出しデコー
ダ出力端はそれぞれアドレス指定された同名の半巧打自
体及び後続の両手巧打に、それぞれ第！、第２又は第３
の読み出し回路に１％Ｉｆｌ的に、Ｖ応せしめられて、
作用する。記憶装置セルＺ　Ｏ＋　Ｏ冒・・・Ｚ６３，
１５の付属の出方信号は、列ごとに３つの半語レジスタ
又は出方増幅器ＯＲＯ。

−・−０Ｒ１５，ＰＲＯ，・−ＰＲ１５ｉＱＲＱ、　−
−−ＱＲ１５ニ導かれるので、第１の半語はオペレーシ
ョンコードレジスタＯＲＯ，・・・０Ｒ１５に記憶され
かつ第２及び第３の半語はそれぞれ部分アドレスレジス
タＰＲＯ，−−−ＰＨ１０，ＱＲＯ，−−−（ｌＲＩ５
　ニ記ｔａさｐ、これらは命令信号！Ｓを命令デコーダ
へ送る。

諭番目の列及びｎ番目の行の記憶装置セルＺｍ。

ｎの冴切なセル構造が第５図に示されている。

記ｔＱ装ｊ４セル回路は、弱くフィードバックされる２
つのインバータＶｌ、Ｖ２から成り、これらのインバー
タに、Ｗ番目の語の書き込みデコーダ線路ＮＥＷが作動
せしめられる際にかつデータ線路Ｄ＋　、　ＤｍＮが作
動せしめられる際に、　ＡＮＤゲートを形成する入力ト
ランジスタＴＥ１．ＴＥ２により、所定の状態が書き込
まれる。その都度のＥｔａ！装置状態は出力トランジス
タＴＡから平行して同時に３つの読み出しトランジスタ
ＴＬＩ、ＴＬ２．ＴＬ３へ供給され、これらの読み出し
トランジスタはそれぞれ行ごとに対応せしめられて、読
み出しアドレスへ同名で又は１つ又は２つのアドレスだ
け低くアドレス指定されている読み出しデコーダ出力Ｑ
　ＲＥｎ　Ｉ　ＲＥｎ−ｔ　、　ｌ？Ｅｎ−２のうちの
１つと制御出力端側で接続されておりかつ出方端側で対
応せしめられて３つの列パスと接続されており、これら
の列バスはそれぞれオペレーションコードレジスタ及び
部分アドレスレジスタの、列ごとに対応せしめられたレ
ジスタ場所、ＱＲｍ、ＰＲ＋ｓ＋ＯＲ＋ｓの入力端へ通
じている。これらの列バスはそれぞれ負荷トランジスタ
ＴＨを介して、読み出し釈放信号ＥＲにより制御されて
、電圧線路＋Ｕと接続されている。

従って各命令は半語アドレス指定可能性により、全語の
形の命令情報の記憶に関しバッファ記憶ｐ２町内の状態
に関係なく、直接正しい対応において命令レジスタに読
み出され得る。レジスタＯＲｍ、ＰＲ■、　ＱＲｍの代
わりに、増幅品行も設けることができる。入力及び出力
トランジスタＴＥｌ、ＴＡ、ＴＬｌハナルヘ＜Ｍｏ５−
ＦＥＴトランジスタであるのが好ましい。

バッファ゛記ｔｍ装置は個々に、又はなるべく制御回路
及びアドレスパイプライン並びに演算及び制御機溝と共
に、なるべ（ＣＭＯ５技術で製造されている集積回路に
配置される。

通常の試験混合プログラムによるシミュレーションによ
って、飛び越し目標の大部分、すなわち９０９６以上が
バッファ記ｆｉｌ　装置内で得られることが分かった。

この場合、６４の半語の容Ｉｎ及び前述の制御装置を持
つバッファ記憶装置が設けられた。図示した制御回路を
等値論理回路として溝成することができ、この場合は、
例えば第１及び第２の加算機溝の順序を変えることがで
きかつ／又は逆方向指示器の代わりに保留容量計数器を
使用することができる。

【図面の簡単な説明】

第１図はデータ処理装置の概略構成図、第２図はバッフ
ァ制御装置のブロック図、第３図は命会訃数回路のブロ
ック図、第４図はバッファ記憶装置のブロック図、第５
図は記憶セルの回路図である。

Claims (1)

1. 【特許請求の範囲】 １　プログラム経過に応じて連続的に高められるべき命
   令アドレス（ＢＲＡ）に対して最大所定差だけこの命令
   アドレスより先行して高められる負荷指示アドレス（Ａ
   Ｐ、ＦＡ）により制御されて、命令語が主記憶装置（Ｍ
   ＥＭ）から命令バッファ記憶装置（ＩＢＵＦ）の中へ相
   次いで負荷され、この命令バッファ記憶装置から命令が
   、命令アドレス（ＢＲＡ）によつてあとからアドレス指
   定されて、実行のために命令デコーダ（ＩＤＥＣ）へ供
   給される、データ処理装置にある命令バッファ記憶装置
   の制御方法において、命令バッファ記憶装置（ＩＢＵＦ
   ）が、相次いで負荷され、既に実行され又は飛び越され
   た命令語が残つている命令保留記憶装置だけ拡大されて
   おり、プログラム経過中に分岐命令の命令アドレス部に
   生ずる分岐アドレスが、命令バッファ記憶装置（ＩＢＵ
   Ｆ）に含まれている、すなわち前負荷されかつ保留され
   た、命令語のそれぞれのアドレス範囲と比較され、分岐
   アドレスがこのアドレス範囲内にある場合はこの分岐ア
   ドレスによりアドレス指定された命令が直接命令バッフ
   ァ記憶装置（ＩＢＵＦ）から統み出され、そして分岐ア
   ドレスが前述のアドレス範囲外にある場合はこの分岐ア
   ドレスが新しい負荷指示器として引き受けられかつ古い
   アドレス範囲が消去されることを特徴とする、データ処
   理装置にある命令バッファ記憶装置の制御方法。 ２　命令バッファ記憶装置（ＩＢＵＦ）が所定の命令語
   容量を持ち、この命令語容量に関して命令バッファ記憶
   装置が、負荷指示器アドレスが上昇前に、最も遠くにあ
   る命令語を示す保留指示器（ＢＰ）と比較され、この比
   較がバッファ記憶装置全信号（ＣＡＦＵＬＶ）を生ぜし
   める場合に保留指示器（ＢＰ）が語アドレス場所で１だ
   け上昇されることによつて、循環的に作動せしめられる
   ことを特徴とする、請求項１に記載の方法。 ３　負荷指示器アドレス（ＡＰ、ＦＡ）が主記憶装置（
   ＭＥＭ）及びアドレスパイプライン（ＡＰＬ）へ供給さ
   れ、そのうち少なくとも命令バッファ記憶装置アドレス
   指定のために必要な場所が供給され、そこから負荷指示
   アドレスが、記憶装置アクセス制御装置（ＨＥＭＧ）が
   所定のアドレス順序で記憶装置アクセスを行なう時間に
   一致する遅延の後にバッファ記憶装置書き込みアドレス
   （ＩＢＡ）としてバッファ記憶装置（ＩＢＵＦ）へ供給
   され、命令バッファ記憶装置（ＩＢＵＦ）に既に含まれ
   ている前負荷された命令語のアドレス範囲と分岐アドレ
   スとの比較の際にさらに、アドレスパイプライン（ＡＰ
   Ｌ）に記憶された命令語アドレス（ＦＡ）が比較され、
   分岐アドレスに一致するアドレスがアドレスパイプライ
   ン（ＡＰＬ）に存在する場合は、適当な命令語が命令バ
   ッファ記憶装置（ＩＢＵＦ）に負荷されたらすぐに付属
   の命令の復号が行なわれることを特徴とする、請求項１
   又は２に記載の方法。 ４　アドレスパイプライン（ＡＰＬ）が、主記憶装置（
   ＭＥＭ）から取り出されるべき命令語及びレジスタセッ
   ト（ＲＣＳＴ）へ供給されるべきデータ語のアドレス（
   ＦＡ、ＲＡ）のために使われ、命令語アドレス（ＦＡ）
   に付属する特徴もアドレスパイプライン（ＡＰＬ）へ送
   り込まれ、これらの特徴に関係してアドレスパイプライ
   ン（ＡＰＬ）内の命令語アドレスの存在が比較の際に考
   慮されることを特徴とする、請求項３に記載の方法。 ５　命令バッファ記憶装置（ＩＢＵＦ）の前負荷が、命
   令語又命令半語の前負荷命令で示された数（ＡＰＲＶ３
   −０）に応じて前負荷命令に関係して制御され、そのた
   めに命令アドレス（ＰＣＶ７−２）とそれぞれの負荷指
   示アドレス（ＡＰＶ）との差（ＣＭＰＡＶ）が、示され
   た数（ＯＰＲＶ３−０）と絶えず比較され、こうして確
   認された前負荷終わりが、アドレス指定デコーダ（ＩＤ
   ＥＣ）に生ずる命令を実行のために出すことを特徴とす
   る、請求項１に記載の方法。 ６　前負荷命令が、所定数の主記憶装置データ命令が追
   従しかつ／又は何度も通るべきプログラムループが追従
   するような場所でコンパイラにより制御されてプログラ
   ムに入れられ、このプログラムループの長さが最大保留
   バッファ記憶装置の大きさに一致しかつこのプログラム
   ループのループ始端の後ろに、所定の範囲内で、例えば
   若干の命令語又は命令の範囲内で、ループ始端の後ろに
   ある限り、ループ挿入点があることを特徴とする、請求
   項５に記載の方法。 ７　命令に関係してバッファモードマーカ（ＭＯＤＦ）
   が設定可能及び消去可能でありかつ遅延しない飛び越し
   命令により消去され、このバッファモードマーカの設定
   の際に、半語長さの遅延飛び越し命令の分岐アドレスが
   新しい負荷指示器として引き受けられずかつアドレス範
   囲が消去されず、分岐アドレスが命令計数器に負荷され
   、その結果、それによりアドレス指定された命令が、こ
   の命令の利用可能性が確認された場合に、すなわちバッ
   ファ負荷が命令計数器状態まで行なわれた場合に、復号
   のために出されることを特徴とする、請求項１に記載の
   方法。 ８　バッファモードマーカ（ＭＯＤＦ）をセットするた
   めの命令が、コンパイラにより制御されて、長さが最大
   保留バッファ記憶装置の大きさに一致する、何度も通る
   べきプログラムループの中に、ループ内の飛び越し目標
   のための順方向飛び越し命令が含まれている所でプログ
   ラムに入れられることを特徴とする、請求項７に記載の
   方法。 ９　サブプログラム及び割り込みプログラムの開始時に
   、バッファモードマーカ（ＭＯＤＦ）の状態が救われか
   つこれらのプログラムの終わりに再生されることを特徴
   とする、請求項７又は８に記載の方法。 １０　種々の命令が、例えば１つないし３つの命令語部
   分、例えば半語、の異なる命令長さを持ち、これらが決
   まつた長さの命令語の形で互いに続いて記憶され、各命
   令実行の前に先ず、各命令の第１の、場合によつては第
   ２の、命令語部分であるオペレーション部が命令長さに
   関して復号されかつ命令に属する、命令バッファ記憶装
   置（ＩＢＵＦ）及び場合によつてはアドレスパイプライ
   ン（ＡＰＬ）内の命令語部分の完全な利用可能性が確認
   されかつそれぞれの命令に属するすべての命令語部分が
   利用できかつ命令デコーダ（ＩＤＥＣ）へ伝送されては
   じめて命令が実行され、その後、命令アドレスが命令長
   さだけ増大されることを特徴とする、請求項１ないし９
   のうち１つに記載の方法。 １１　３つの半語の最大命令長さ及び２つの全語のパイ
   プライン容量において利用可能性の確認が、パイプライ
   ン内にある命令語を考慮して１語又は２語の利用可能性
   が確認されかつ完全な利用可能性が、少なくとも２語利
   用可能性が得られるか又は１語利用可能性が得られかつ
   命令が３つより少ない半語を含みかつ零により半語アド
   レス場所で通報される、第１の半語が全語の始めに置か
   れ、又は命令長さが唯１つの命令半語である場合に表示
   されることを特徴とする、請求項１０に記載の方法。 １２　前負荷命令に、前負荷されるべき命令半語の数が
   指定されかつそれに応じて、指定された命令半語がそこ
   で得られるような数の全語が命令バッファ記憶装置（Ｉ
   ＢＵＦ）に負荷されることを特徴とする、請求項１０に
   記載の方法。 １３　命令の種類のうちの１つが、遅延相対飛び越し命
   令であり、この飛び越し命令の後にそれぞれ１つの命令
   が設けられ、これらの命令の命令長さが全部で最大３つ
   の半語に達し、このような遅延飛び越し命令にとつて完
   全な利用可能性が、これら３つの半語が利用可能である
   場合は常に確認されたものと見なされ、それにより、後
   に設けられた命令が、飛び越し命令により分岐が行なわ
   れる場合にも、常に飛び越し命令により実行されること
   を特徴とする、請求項１０ないし１２のうち１つに記載
   の回路装置。 １４　主記憶装置（ＭＥＭ）が頁組織を持ち、この頁組
   織により、主記憶装置（ＭＥＭ）へ供給される命令アド
   レス（ＡＤＢ）のうちの１つが、主記憶装置（ＭＥＭ）
   の中に現在存在しない頁を指摘する場合に、命令頁誤り
   信号が生ぜしめられ、それによつて同時にアドレスパイ
   プライン（ＡＰＬ）内に存在する命令アドレスが消去さ
   れかつそれに応じて命令実行が行なわれ、それによつて
   命令頁誤りマーカ（ＩＰＦ）がセットされ、この命令頁
   誤りマーカに関係して別の前負荷が止められかつ、命令
   バッファ記憶装置（ＩＢＵＦ）内では得られない命令ア
   ドレスへの分岐命令が実行される場合に命令頁誤りマー
   カ（ＩＰＦ）が消去されかつ、利用できる実行されるべ
   き最後の命令が分岐命令ではなくかつ命令頁誤りマーカ
   （ＩＰＦ）がまだセットされている場合に命令頁誤り処
   理への分岐が行なわれることを特徴とする、請求項１な
   いし１３のうち１つに記載の方法。 １５　命令語が主記憶装置（ＭＥＭ）から、所定の最大
   前負荷語数だけ命令アドレスより先行して、絶えず負荷
   指示器加算器（ＣＴＡ）で増大される負荷指示レジスタ
   （ＡＰ、ＡＰＶ）内の負荷指示器により制御されて、負
   荷されかつ命令計数機構（ＰＣＵ）内の命令アドレスに
   より制御されて、プログラム経過中に読み出されかつ命
   令デコーダ（ＩＤＥＣ）へ伝送される、データ処理装置
   にある命令バッファ記憶装置（ＩＢＵＦ）を持つ回路装
   置において、命令バッファ記憶装置（ＩＢＵＦ）が命令
   保留記憶装置を持ち、この命令保留記憶装置の中に、既
   に実行された命令又は連続的に記憶されかつ飛び越され
   た命令語が残つており、この命令保留記憶装置の始まり
   を逆方向指示レジスタ（ＢＰ、ＢＰＶ）から成る逆方向
   指示器が指摘し、命令アドレス（ＰＣＶ７−２）が負荷
   指示器及び逆方向指示器と共に第１の加算機構（ＳＵＡ
   、ＳＵＢ）で減じられかつこれらの和が第２の加算機構
   （ＳＵＳ、ＳＵＤ）で分岐命令の飛び越し幅（ＯＰＲＶ
   ６−１）及び訂正１を加えられかつこれらの和信号が分
   岐制御回路（ＢＲＣＡＬＶ、ＢＲＣＨＬ）で評価され、
   分岐アドレスが、加算機構があふれ（ＳＵＣ７、ＳＵＤ
   ７）を示し又は負荷指示器加算機構（ＳＵＣ）が零結果
   （ＳＵＣＺ）を示すかに関係して、バッファ読み出しア
   ドレスとして使われ、そうでない場合は分岐アドレスが
   負荷指示器レジスタ（ＡＰ）及び逆方向指示器レジスタ
   （ＢＰ）及び命令計数機構（ＰＣＵ）に書き込まれかつ
   バッファ記憶装置負荷が主記憶装置（ＭＥＭ）から開始
   されることを特徴とする、データ処理装置にある命令バ
   ッファ記憶装置を持つ回路装置。 １６　負荷指示器レジスタ（ＡＰ、ＡＰＶ）が負荷指示
   器加算器（ＣＴＡ）と共にかつ逆方向指示レジスタ（Ｂ
   Ｐ、ＢＰＶ）が逆方向指示加算器（ＣＴＢ）と共に、命
   令バッファ記憶装置（ＩＢＵＦ）の、例えば６４の半語
   の、最大容量を法として作動されかつ負荷指示器の増大
   前に負荷指示器及び逆方向指示器からの訂正１が第３の
   加算機構（ＳＵＥ）で減じられかつ、この零出力が最大
   容量（ＣＡＦＵＬＶ）に達したことを通報する場合に、
   逆方向指示器も逆方向指示器加算機（ＣＴＢ）を介して
   上昇されることを特徴とする、請求項１５に記載の回路
   装置。 １７　負荷アドレス指示器（ＦＡ）がアドレスパイプラ
   イン（ＡＰＬ）を介して命令バッファ記憶装置（ＩＢＵ
   Ｆ）へ導かれ、このアドレスパイプラインの容量が主記
   憶装置（ＭＥＭ）のアクセスタイムに合わせて定められ
   ておりかつこのアドレスパイプラインからその都度の命
   令語数（ＩＦＰＶ３、２）が完全性試験回路（ＩＬＣＬ
   ）へ供給され、この完全性試験回路の出力信号（ＩＬＣ
   Ｖ）が、命令アドレスからアドレス指定された命令バッ
   ファ記憶装置（ＩＢＵＦ）内の命令の完全な利用可能性
   を示しかつそれぞれの命令長さだけ命令アドレスを増大
   させるために命令計数機構 （ＰＣＵ）を駆動することを特徴とする、請求項１５又
   は１６に記載の回路装置。 １８　前負荷語数が特定の数、例えば８、であり又は前
   負荷命令基準（ＯＰＬＤ）により規定可能な前負荷語数
   （ＯＰＲＶ３−０）であり、この前負荷語数がマルチプ
   レクサ（ＭＰＸＣ）を介して、前負荷命令基準（ＯＰＬ
   Ｄ）により制御されて、負荷指示器の第２の加算機構（
   ＳＵＣ）へ供給され、この負荷指示器のあふれ信号（Ｓ
   ＵＣ７）が負荷命令伝送回路（ＦＥＮＤＬ）で評価され
   、命令バッファ記憶装置（ＩＢＵＦ）の負荷が前述のあ
   ふれ信号（ＳＵＣ７）の発生まで行なわれ、その後、命
   令アドレスにより示された次の命令の読み出し及び実行
   が行なわれることを特徴とする、請求項１５に記載の回
   路装置。 １９　バッファモードマーカ（ＭＯＤＦ、ＭＯＤＦＶ）
   が命令により設定可能及び消去可能でありかつ遅延しな
   い飛び越し命令の制御信号により消去されかつバッファ
   モードマーカ（ＭＯＤＦ、ＭＯＤＦＶ）の状態が分岐制
   御回路（ＢＲＣＡＬＶ、ＢＲＣＨＬ）へ供給され、この
   分岐制御回路がバッファモードマーカの設定の際に１つ
   の半語の命令長さを持つ遅延順方向飛び越しにおいて常
   に飛び越し目標をバッファ記憶装置内で得られることと
   して通報することを特徴とする、請求項１５に記載の回
   路装置。 ２０　負荷指示アドレスを持つ命令バッファ記憶装置（
   ＩＢＵＦ）に２つの半語が全語アドレス指定されて書き
   込み可能でありかつ命令アドレスを持つ命令バッファ記
   憶装置から３つの半語が半語アドレス指定されて読み出
   し可能であることを特徴とする、請求項１５ないし１９
   のうち１つに記載の回路装置。 ２１　命令デコーダ（ＩＤＥＣ）において第１の命令半
   語及び場合によつては第２の命令半語から１つの命令長
   さ（ＩＬＤＶ２、１）が復号され、この命令長さが完全
   性試験回路（ＩＬＣＬ）へ供給されかつそこで評価され
   、命令の完全性が、少なくとも２つの語が利用でき又は
   １つの語が利用できかつこの命令が遅延しない飛び越し
   命令でなくかつこの命令が唯１つの半語を含むかあるい
   はこの命令が２つの半語を含む場合に第１の単語が語頭
   に置かれる場合に、与えられているものと見なされ、そ
   の際第１の命令半語の位置が命令全語に関して命令計数
   機構（ＰＣＵ）の単語アドレス場所（ＰＣＶ１）に関係
   して評価されかつ完全性が与えられている場合に、命令
   長さが増分（ＩＬＣＶ）として命令計数機構へ供給され
   ることを特徴とする、請求項２０に記載の回路装置。 ２２　命令デコーダ（ＩＤＥＣ）において遅延飛び越し
   信号（ＤＬＹＢＲＤＶ、ＤＬＹＢＲ）が復号され、この
   遅延飛び越し信号により、３つの単語の命令長さが完全
   性試験の際に評価されることを特徴とする、請求項２１
   に記載の回路装置。 ２３　命令バッファ記憶装置（ＩＢＵＦ）が集積回路又
   はこのような集積回路の一部であり、この集積回路にお
   いてセル（Ｚｍ、ｎ）が半語長さのｎ行及びｍ列に配置
   され、この半語長さの行にそれぞれ２つの隣接する行が
   書き込みアドレス線路（ＷＥｗ）により書き込みアドレ
   スデコーダ（ＤＷ）の出力端と接続され、この書き込み
   アドレスデコーダが書き込み制御信号（ＩＢＷ）により
   制御されて出力信号を発しかつ列をなして配置されたデ
   ータ線路（Ｄｍ、ＤｍＮ）が書き込みＡＮＤ回路（ＴＥ
   １、ＴＥ２）を介して接続されてこれらのデータ線路が
   それぞれ双安定記憶素子 （Ｖ１、Ｖ２）への二進セル状態を引き受けかつこの記
   憶素子の出力端にそれぞれ３つの出力ＡＮＤゲート（Ｔ
   Ｌ１、ＴＬ２、ＴＬ３）が接続され、これらの出力ＡＮ
   Ｄゲートが出力端側で列をなしてワイヤードＯＲ回路に
   まとめられかつこうして出力端へ導かれかつこれらの出
   力ＡＮＤゲートの別の入力端が行をなして読み出しデコ
   ーダ（ＤＲ）の読み出しデコーダ出力線路（ＲＥｎ、Ｒ
   Ｅｎ−１、ＲＥｎ−２）により隣接して循環的に１つの
   行又は２つの行だけずらされてトリガされることを特徴
   とする、請求項２０に記載の回路装置。 ２４　書き込みＡＮＤ回路（ＴＥ１、ＴＥ２）がＭＯＳ
   −ＦＥＴトランジスタであり、これらのＭＯＳ−ＦＥＴ
   トランジスタのゲート電極が書き込みデコーダ線路（Ｗ
   Ｅｗ）と接続されていることを特徴とする、請求項２３
   に記載の回路装置。 ２５　双安定記憶素子（Ｖ１、Ｖ２）が２つのインバー
   タの相互にフィードバックされた装置であり、これらの
   インバータのフィードバックが書き込みＡＮＤ回路（Ｔ
   Ｅ１、ＴＥ２）による駆動より弱いことを特徴とする、
   請求項２３に記載の回路装設。 ２６　双安定記憶素子（Ｖ１、Ｖ２）によりＭＯＳ−Ｆ
   ＥＴトランジスタ（ＴＡ）が制御され、このＭＯＳ−Ｆ
   ＥＴトランジスタの出力が別の３つのＭＯＳ−ＦＥＴト
   ランジスタ（ＴＬ１、ＴＬ２、ＴＬ３）へ供給され、こ
   れらのＭＯＳ−ＦＥＴトランジスタが出力ＡＮＤゲート
   を形成しかつ付属の読み出しデコーダ出力線路（ＲＥｎ
   、ＲＥｎ−１、ＲＥｎ−２）と対応せしめられて接続さ
   れかつ列をなして互いにかつ、読み出し釈放信号（ＥＲ
   ）により制御される負荷トランジスタ（ＴＨ）により列
   をなして電圧線路（＋Ｕ）と接続されかつ出力端へ導か
   れることを特徴とする、請求項２３、２４又は２５に記
   載の回路装置。 ２７　出力端に、出力信号を保持又は増幅するレジスタ
   セット又は増幅器がそれぞれ３つの半語のために配置さ
   れていることを特徴とする、請求項２６に記載の回路装
   置。 ２８　命令バッファ記憶装置（ＩＢＵＦ）、命令負荷回
   路（ＰＦＵ）及びなるべくアドレスパイプライン（ＡＰ
   Ｌ）及び演算兼制御機構が集積回路に配置されているこ
   とを特徴とする、請求項２３に記載の回路装置。 ２９　集積回路がＣＭＯＳ技術で製造されていることを
   特徴とする、請求項２８に記載の回路装置。