JPH01239627A - 一致検出回路 - Google Patents
一致検出回路Info
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- JPH01239627A JPH01239627A JP63066453A JP6645388A JPH01239627A JP H01239627 A JPH01239627 A JP H01239627A JP 63066453 A JP63066453 A JP 63066453A JP 6645388 A JP6645388 A JP 6645388A JP H01239627 A JPH01239627 A JP H01239627A
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- JP
- Japan
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- 238000001514 detection method Methods 0.000 title claims abstract description 79
- 238000013500 data storage Methods 0.000 claims abstract description 40
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004260 weight control Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
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- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル回路に関し、特に一致検出回路に関
する。
する。
従来方式による一致検出回路を第４図に示す。
第４図において１は検出されるデータ（例えばアドレス
信号、処理データ、制御信号ｅｔｃ）を格納する４ビツ
トのレジスタ（以後被検出データ格納レジスタと称す）
を、２は一致検出すべき基準データを格納する４ビツト
のレジスタ（以後検出データ格納レジスタと称す）を、
３は被検出データ格納レジスタ１と、検出データ格納レ
ジスタ２をビット単位に比較する一致検出論理回路（以
後比較回路と称す）を示す。また被検出データ格納レジ
スタ１はラッチ回路１ａ、ｌｂ、ｌｃ、ｌｄにより構成
され、ラッチ入力制御信号Ｓ１をアクティブレベル（以
後高レベルと称す）にすることによりデータバスＢＵＳ
Ａのデータをラッチ回路ｌａ、ｌｂ、ｌｃ、ｌｄに格納
し、データ保持信号Ｓ２を高レベルにすることによりそ
のデータを保持する。また、検出データ格納レジスタ２
はラッチ回路２ａ、２ｂ、２ｃ、２ｄにより構成され、
ラッチ入力制御信号Ｓ４を高レベルにすることによりデ
ータバスＢＵＳＢのデータをラッチ回路２ａ、２ｂ、２
ｃ、２ｄに格納し、データ保持信号Ｓ３を高レベルにす
ることによりそのデータを保持する。また比較回路３は
ＥＸＯＲ回路３ａ、３ｂ。
信号、処理データ、制御信号ｅｔｃ）を格納する４ビツ
トのレジスタ（以後被検出データ格納レジスタと称す）
を、２は一致検出すべき基準データを格納する４ビツト
のレジスタ（以後検出データ格納レジスタと称す）を、
３は被検出データ格納レジスタ１と、検出データ格納レ
ジスタ２をビット単位に比較する一致検出論理回路（以
後比較回路と称す）を示す。また被検出データ格納レジ
スタ１はラッチ回路１ａ、ｌｂ、ｌｃ、ｌｄにより構成
され、ラッチ入力制御信号Ｓ１をアクティブレベル（以
後高レベルと称す）にすることによりデータバスＢＵＳ
Ａのデータをラッチ回路ｌａ、ｌｂ、ｌｃ、ｌｄに格納
し、データ保持信号Ｓ２を高レベルにすることによりそ
のデータを保持する。また、検出データ格納レジスタ２
はラッチ回路２ａ、２ｂ、２ｃ、２ｄにより構成され、
ラッチ入力制御信号Ｓ４を高レベルにすることによりデ
ータバスＢＵＳＢのデータをラッチ回路２ａ、２ｂ、２
ｃ、２ｄに格納し、データ保持信号Ｓ３を高レベルにす
ることによりそのデータを保持する。また比較回路３は
ＥＸＯＲ回路３ａ、３ｂ。
３ｄ及び一致検出ゲー）ＣＸにより構成され、ＥＸＯＲ
回路３ａ、３ｂ、３ｄ、３ｃ、３ｄの入力には被検出デ
ータ格納レジスタ１、及び検出データ格納レジスタ２を
構成するラッチ回路の出力が接続され、一致検出ゲート
ＣＸの入力には前記ＥＸＯＲ回路３ａ、３ｂ、３ｃ、３
ｄの出力が接続されている。次にこの一致検出回路の動
作を説明する。
回路３ａ、３ｂ、３ｄ、３ｃ、３ｄの入力には被検出デ
ータ格納レジスタ１、及び検出データ格納レジスタ２を
構成するラッチ回路の出力が接続され、一致検出ゲート
ＣＸの入力には前記ＥＸＯＲ回路３ａ、３ｂ、３ｃ、３
ｄの出力が接続されている。次にこの一致検出回路の動
作を説明する。
この一致検出回路の検出データ格納レジスタ２に検出す
べきデータ５ （ＨＥＸで０１０１）をＢＵＳＢを通し
て格納する（タイミングＴＩ）。次に検出すべきデータ
はＢＵＳＡに所定のタイミングで転送され、各タイミン
グごとに被検出データ格納レジスタ１に格納する（タイ
ミングＴ２〜Ｔ１２）。このときの比較回路３は検出デ
ータ格納レジスタ２に格納されたデータ値「５」と各タ
イミングごとに変化する被検出データ格納レジスタ１の
データ値とを比較し、そのデータ値が一致した場合、一
致検出ゲー）ＣＸから高レベルが出力される。この場合
の比較回路の論理を示す真理値表を表１に示す。
べきデータ５ （ＨＥＸで０１０１）をＢＵＳＢを通し
て格納する（タイミングＴＩ）。次に検出すべきデータ
はＢＵＳＡに所定のタイミングで転送され、各タイミン
グごとに被検出データ格納レジスタ１に格納する（タイ
ミングＴ２〜Ｔ１２）。このときの比較回路３は検出デ
ータ格納レジスタ２に格納されたデータ値「５」と各タ
イミングごとに変化する被検出データ格納レジスタ１の
データ値とを比較し、そのデータ値が一致した場合、一
致検出ゲー）ＣＸから高レベルが出力される。この場合
の比較回路の論理を示す真理値表を表１に示す。
表１ 従来の一致検出回路の実施例
〔発明が解決しようとする課題〕
上述した従来の一致検出回路はアドレスデータや、処理
データ、制御データ等の一致検出に使用することが可能
であるがこの一致検出回路を第８図に示すデータ処理シ
ステムのアドレス空間判別回路等の複数のアドレスデー
タ値の一致検出を行なう必要がある時は第６図に示す様
に複数の検出データ格納レジスタと複数の比較回路が必
要である。さらに詳しく説明すると、第３図に示す様な
アドレス空間を有するデータ処理システムにおいてアド
レス値が５番地及びＤ番地になった時に、該当番地に設
置されたメモリ装置や周辺装置のアクセス速度の関係で
ウェイト制御を必要とする場合、第６図のブロック図に
示されるような複数の検出データ格納レジスタと複数の
比較回路を有する、一致検出回路を設は第一の検出デー
タ格納レジスタ２１に「５」、第二の検出データ格納レ
ジスタ２２にｒＤＪのデータをセットすることにより被
検出データ格納レジスタ１の値が「５」になった時、第
１の比較回路３１から一致検出回路Ａが、被検出データ
格納レジスタ１の値がｒＤＪになった時、第２の比較回
路３２から一致検出回路Ｂが出力され、前記一致検出出
力ＡまたはＢが論理和の論理でウェイト制御出力を得る
ことができる。この様に従来の一致検出回路は複数のデ
ータを一致検出するために複数のレジスタと比較回路を
必要とする欠点を有している。
データ、制御データ等の一致検出に使用することが可能
であるがこの一致検出回路を第８図に示すデータ処理シ
ステムのアドレス空間判別回路等の複数のアドレスデー
タ値の一致検出を行なう必要がある時は第６図に示す様
に複数の検出データ格納レジスタと複数の比較回路が必
要である。さらに詳しく説明すると、第３図に示す様な
アドレス空間を有するデータ処理システムにおいてアド
レス値が５番地及びＤ番地になった時に、該当番地に設
置されたメモリ装置や周辺装置のアクセス速度の関係で
ウェイト制御を必要とする場合、第６図のブロック図に
示されるような複数の検出データ格納レジスタと複数の
比較回路を有する、一致検出回路を設は第一の検出デー
タ格納レジスタ２１に「５」、第二の検出データ格納レ
ジスタ２２にｒＤＪのデータをセットすることにより被
検出データ格納レジスタ１の値が「５」になった時、第
１の比較回路３１から一致検出回路Ａが、被検出データ
格納レジスタ１の値がｒＤＪになった時、第２の比較回
路３２から一致検出回路Ｂが出力され、前記一致検出出
力ＡまたはＢが論理和の論理でウェイト制御出力を得る
ことができる。この様に従来の一致検出回路は複数のデ
ータを一致検出するために複数のレジスタと比較回路を
必要とする欠点を有している。
本発明の一致検出回路は被検出データ格納レジスタと検
出データ格納レジスタと前記２つのレジスタのビットご
との内容を一致検出する一致検出論理回路と、この一致
検出論理回路の出力を入力とした論理積または論理和の
論理により構成された一致検出出力回路と、前記一致検
出論理回路の検出するデータの有効データ・ビットを指
定する検出データ・ビット指定レジスタを備え、その出
力により前記一致検出論理回路の出力が前記一致検出出
力回路に入力されることを禁止する論理回路を有してい
る。
出データ格納レジスタと前記２つのレジスタのビットご
との内容を一致検出する一致検出論理回路と、この一致
検出論理回路の出力を入力とした論理積または論理和の
論理により構成された一致検出出力回路と、前記一致検
出論理回路の検出するデータの有効データ・ビットを指
定する検出データ・ビット指定レジスタを備え、その出
力により前記一致検出論理回路の出力が前記一致検出出
力回路に入力されることを禁止する論理回路を有してい
る。
第１図に本発明による一致検出回路を示す。
被検出データ格納レジスタはラッチ回路１ａ。
ｌｂ、ｌｃ、ｌｄにより構成さ九、ラッチ入力制御信号
Ｓ１を高レベルにすることによりデータバスＡのデータ
をラッチ回路１ａ、ｌｂ、ｌｃ、ｌｄに格納し、データ
保持制御信号Ｓ２を高レベルにすることによりそのデー
タを保持する。また検出データ格納レジスタ２はラッチ
回路２ａ、２ｂ。
Ｓ１を高レベルにすることによりデータバスＡのデータ
をラッチ回路１ａ、ｌｂ、ｌｃ、ｌｄに格納し、データ
保持制御信号Ｓ２を高レベルにすることによりそのデー
タを保持する。また検出データ格納レジスタ２はラッチ
回路２ａ、２ｂ。
２ｃ、２ｄにより構成されラッチ入力制御信号Ｓ４を高
レベルにすることによりデータ・バスＢＵＳＢのデータ
をラッチ回路２ａ、２ｂ、２ｃ、２ｄに格納し、データ
保持信号Ｓ３を高レベルにすることによりそのデータを
保持する。また検出データビット指定レジスタ４はラッ
チ回路４ａ、４ｂ、４ｃ。
レベルにすることによりデータ・バスＢＵＳＢのデータ
をラッチ回路２ａ、２ｂ、２ｃ、２ｄに格納し、データ
保持信号Ｓ３を高レベルにすることによりそのデータを
保持する。また検出データビット指定レジスタ４はラッ
チ回路４ａ、４ｂ、４ｃ。
４ｄにより構成されラッチ入力制御信号Ｓ６を高レベル
にすることによりデータ・バスＢＵＳＢのデータをラッ
チ回路４ａ、４ｂ、４ｃ、４ｄに格納し、データ保持信
号Ｓ５を高レベルにすることによりそのデータを保持す
る。
にすることによりデータ・バスＢＵＳＢのデータをラッ
チ回路４ａ、４ｂ、４ｃ、４ｄに格納し、データ保持信
号Ｓ５を高レベルにすることによりそのデータを保持す
る。
比較回路３１は前記被検出データ格納レジスタ１の有す
るラッチ回路出力１ａ、ｌｂ、ｌｃ、ｌｄと検出データ
格納レジスタの有するラッチ回路２ａ。
るラッチ回路出力１ａ、ｌｂ、ｌｃ、ｌｄと検出データ
格納レジスタの有するラッチ回路２ａ。
２ｂ、２ｃ、２ｄを入力とするＥＸＯＲ回路３ａ。
３ｂ、３ｃ、３ｄと、そのＥＸＯＲ回路出力３ａ。
３ｂ、３ｃ、３ｄと検出データ有効ビット指定レジスタ
の有するラッチ回路出力を入力とするＡＮＤ−ＯＲ回路
３ｅ、３ｆ、３ｇ、ＣＸにより構成される。
の有するラッチ回路出力を入力とするＡＮＤ−ＯＲ回路
３ｅ、３ｆ、３ｇ、ＣＸにより構成される。
次にこの本発明による一致検出回路の動作を第２図に示
すタイミングチャートを用いて説明する。
すタイミングチャートを用いて説明する。
これは複数の検出データを一致検出する必要のある応用
例として第８図に示すようなデータ処理システムのデー
タ処理装置が制御するアドレス空間の判別回路に本発明
の一致検出回路を適用したものである。第３図に示すよ
うなアドレス空間を有するデータ処理システムにおいて
、アドレス値が５番地及びＤ番地になった時に、該当番
地に設置されたメモリ装置や周辺装置のアクセス速度が
遅い場合、データ処理装置は該当番地を検出しウェイト
制御を行なう必要がある。
例として第８図に示すようなデータ処理システムのデー
タ処理装置が制御するアドレス空間の判別回路に本発明
の一致検出回路を適用したものである。第３図に示すよ
うなアドレス空間を有するデータ処理システムにおいて
、アドレス値が５番地及びＤ番地になった時に、該当番
地に設置されたメモリ装置や周辺装置のアクセス速度が
遅い場合、データ処理装置は該当番地を検出しウェイト
制御を行なう必要がある。
この時に本発明による一致検出回路を適用すると検出デ
ータ格納レジスタに検出データとして「５」またはｒＤ
Ｊを格納し、検出データ有効ビット指定レジスタに有効
ビット指定データとして「７」を格納する（ＴＯ，ＴＩ
タイミング）この時、検出データ有効ビット指定レジス
タの内容が「７」のため、比較器３１０４ビツト目の比
較機能が無効となる。つまり、１ｄ及び２ｄのラッチ回
路出力を入力とするＥＸＯＲ回路の出力がマスクされる
。次に、ＢＵＳＡに転送されるアドレス情報が被検出デ
ータラッチ入力信号Ｓ１により被検出データ格納レジス
タ１へ格納さｈ、各タイミングごとに検出データ格納レ
ジスタに格納されているデータ値と一致検出を行なう（
Ｔ２〜Ｔ１３）。ここで前述した様に検出データ有効ビ
ット指定レジスタにより４ビツト目の比較機能を無効と
しているため一致検出に有効となるビットは下位３ビツ
トとなるため被検出データ格納レジスタの下位３ビツト
のデータ値が「５」になっている時つまり４ビレトのデ
ータ値としては「５」とｒＤＪになっている時に比較回
路３１から一致検出出力ＣＯがルベルになる。このとき
の真理値表を表２に示す。
ータ格納レジスタに検出データとして「５」またはｒＤ
Ｊを格納し、検出データ有効ビット指定レジスタに有効
ビット指定データとして「７」を格納する（ＴＯ，ＴＩ
タイミング）この時、検出データ有効ビット指定レジス
タの内容が「７」のため、比較器３１０４ビツト目の比
較機能が無効となる。つまり、１ｄ及び２ｄのラッチ回
路出力を入力とするＥＸＯＲ回路の出力がマスクされる
。次に、ＢＵＳＡに転送されるアドレス情報が被検出デ
ータラッチ入力信号Ｓ１により被検出データ格納レジス
タ１へ格納さｈ、各タイミングごとに検出データ格納レ
ジスタに格納されているデータ値と一致検出を行なう（
Ｔ２〜Ｔ１３）。ここで前述した様に検出データ有効ビ
ット指定レジスタにより４ビツト目の比較機能を無効と
しているため一致検出に有効となるビットは下位３ビツ
トとなるため被検出データ格納レジスタの下位３ビツト
のデータ値が「５」になっている時つまり４ビレトのデ
ータ値としては「５」とｒＤＪになっている時に比較回
路３１から一致検出出力ＣＯがルベルになる。このとき
の真理値表を表２に示す。
１ｄｌｃｌｂｌａ ２ｄ２ｃ２ｂ２ａ ４ｄ４ｃ４
ｂ４ｍ表２ 本発明の第一の実施例の真理値表第７図
は本発明の第２の実施例を示す。
ｂ４ｍ表２ 本発明の第一の実施例の真理値表第７図
は本発明の第２の実施例を示す。
被検出データ格納レジスタ１及び検出データ格納レジス
タ２は第１図に示す第１の実施例と同じ構成であるが比
較回路３２を構成する論理回路は検出データビット指定
レジスタの出力によるビットごとの一致検出信号を無効
にするゲートをもっている。この実施例においての動作
タイミングは第２図のタイミングと同一である。また比
較回路の真理値表を表３に示す。
タ２は第１図に示す第１の実施例と同じ構成であるが比
較回路３２を構成する論理回路は検出データビット指定
レジスタの出力によるビットごとの一致検出信号を無効
にするゲートをもっている。この実施例においての動作
タイミングは第２図のタイミングと同一である。また比
較回路の真理値表を表３に示す。
表３ 本発明の第二の実施例の真理値表〔発明の効果
〕 以上説明したように本発明は一致検出データのビット指
定を行なうためのレジスタを備えることにより、複数の
データ値の検出を必要とする一致検出回路の比較回路を
構成する論理回路の数を最小にすることができる。
〕 以上説明したように本発明は一致検出データのビット指
定を行なうためのレジスタを備えることにより、複数の
データ値の検出を必要とする一致検出回路の比較回路を
構成する論理回路の数を最小にすることができる。
第１図は本発明による一致検出回路の実施例。
第２図は本発明による一致検出回路の動作を示すタイミ
ング図。 第３図はデータ処理システムの有するアドレス空間。 第４図は従来の一致検出回路。 第５図は従来の一致検出回路の動作を示すタイミング図
。 第６図は２つのデータを一致検出するための従来の一致
検出回路。 第７図は本発明による一致検出回路の第二の実施例。 第８図は本発明による一致検出回路を適用するデータ処
理システム。 １・・・・・・被検出データ格納レジスタ、ｌａ、ｌｂ
。 ｌｃ、ｌｄ・・・・・・被検出データ格納レジスタを構
成するラッチ回路、２・・・・・・検出データ格納レジ
スタ、２ａ、２ｂ、２ｃ、２ｄ・・・・・・検出データ
格納レジスタを構成するラッチ回路、３，３１．３２・
・・・・・比較回路、３ａ、３ｂ、３ｃ、３ｄ・・・・
・・比較回路を構成するＥＸＯＲ回路、３ｅ、３ｆ、３
ｇ、ＣＸ・・・・・・一致信号検出ゲート、４・・・・
・・検出データ・ビット指定レジスタ、４ａ、４ｂ、４
ｃ、４ｄ・・・・・・１） 検出データ・ビ
ット指定レジスタを構成するラッチ回路、ＢＵＳＡ・・
・・・・被検出データを転送するデータ・バス、ＢＵＳ
Ｂ・・・・・・検出データ及び検出データ・ビット指定
データを転送するデータバス、Ｓｌ・・・・・・被検出
データ格納レジスタのラッチ入力制御信号、Ｓ２・・・
・・・被検出データ格納レジスタのデータ保持制御信号
、Ｓ３・・・・・・検出データ格納レジスタへのデータ
保持制御信号、Ｓ４・・・・・・検出データ格納レジス
タへのラッチ入力制御信号、Ｓ５・・・・・・検出デー
タ・ビット指定レジスタへのデータ保持制御信号、Ｓ６
・・・・・・検出データ・ビット指定レジスタへのラッ
チ入力制御信号、ＣＯ・・・・・・一致検出出力信号、
３Ａ、３Ｂ、３Ｃ，３Ｄ・・・・・・比較回路を構成す
る２ＡＮＤ−３ＮＯＲ回路、１００・・・・・・データ
処理装置（ＣＰＵ）、２００・・・・・・一致検出回路
、３００・・・・・・メモリ、４００・・・・・・周辺
装置、５００・・・・・・ウェイト制御回路。 代理人 弁理士 内 原 晋 Ｃδ ）（詔 ウニ什椿ｌ岬〉ｌφ聯セＴゐアトハス史間＄３７ ア
ドレス炉間 察４図 峯２図 ｃｔｊ 晒７ヅ ｆ−６６？ゝ夕処理システム
ング図。 第３図はデータ処理システムの有するアドレス空間。 第４図は従来の一致検出回路。 第５図は従来の一致検出回路の動作を示すタイミング図
。 第６図は２つのデータを一致検出するための従来の一致
検出回路。 第７図は本発明による一致検出回路の第二の実施例。 第８図は本発明による一致検出回路を適用するデータ処
理システム。 １・・・・・・被検出データ格納レジスタ、ｌａ、ｌｂ
。 ｌｃ、ｌｄ・・・・・・被検出データ格納レジスタを構
成するラッチ回路、２・・・・・・検出データ格納レジ
スタ、２ａ、２ｂ、２ｃ、２ｄ・・・・・・検出データ
格納レジスタを構成するラッチ回路、３，３１．３２・
・・・・・比較回路、３ａ、３ｂ、３ｃ、３ｄ・・・・
・・比較回路を構成するＥＸＯＲ回路、３ｅ、３ｆ、３
ｇ、ＣＸ・・・・・・一致信号検出ゲート、４・・・・
・・検出データ・ビット指定レジスタ、４ａ、４ｂ、４
ｃ、４ｄ・・・・・・１） 検出データ・ビ
ット指定レジスタを構成するラッチ回路、ＢＵＳＡ・・
・・・・被検出データを転送するデータ・バス、ＢＵＳ
Ｂ・・・・・・検出データ及び検出データ・ビット指定
データを転送するデータバス、Ｓｌ・・・・・・被検出
データ格納レジスタのラッチ入力制御信号、Ｓ２・・・
・・・被検出データ格納レジスタのデータ保持制御信号
、Ｓ３・・・・・・検出データ格納レジスタへのデータ
保持制御信号、Ｓ４・・・・・・検出データ格納レジス
タへのラッチ入力制御信号、Ｓ５・・・・・・検出デー
タ・ビット指定レジスタへのデータ保持制御信号、Ｓ６
・・・・・・検出データ・ビット指定レジスタへのラッ
チ入力制御信号、ＣＯ・・・・・・一致検出出力信号、
３Ａ、３Ｂ、３Ｃ，３Ｄ・・・・・・比較回路を構成す
る２ＡＮＤ−３ＮＯＲ回路、１００・・・・・・データ
処理装置（ＣＰＵ）、２００・・・・・・一致検出回路
、３００・・・・・・メモリ、４００・・・・・・周辺
装置、５００・・・・・・ウェイト制御回路。 代理人 弁理士 内 原 晋 Ｃδ ）（詔 ウニ什椿ｌ岬〉ｌφ聯セＴゐアトハス史間＄３７ ア
ドレス炉間 察４図 峯２図 ｃｔｊ 晒７ヅ ｆ−６６？ゝ夕処理システム
Claims (1)
- 複数のビットデータ間の一致検出を行なうための検出デ
ータを格納する検出データ・格納レジスタと検出すべき
データを格納する被検出データ格納レジスタと、前記検
出データ格納レジスタと、被検出データ格納レジスタの
ビットごとの内容を一致検出する一致検出論理回路と、
該一致検出論理回路出力を入力とする論理積または論理
和の論理により構成した一致検出出力回路と前記一致検
出論理回路の検出するデータの有効データビットを指定
する、検出データビット指定レジスタを備え、該検出デ
ータビット指定レジスタの出力により、前記一致検出論
理回路の出力が前記一致検出出力回路に入力されること
を禁止する論理回路を備えたことを特徴とする一致検出
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066453A JPH01239627A (ja) | 1988-03-18 | 1988-03-18 | 一致検出回路 |
| US07/324,814 US4958140A (en) | 1988-03-18 | 1989-03-17 | Comparator unit for data discrimination |
| EP19890104805 EP0333214A3 (en) | 1988-03-18 | 1989-03-17 | Comparator unit for data discrimination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066453A JPH01239627A (ja) | 1988-03-18 | 1988-03-18 | 一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239627A true JPH01239627A (ja) | 1989-09-25 |
Family
ID=13316208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066453A Pending JPH01239627A (ja) | 1988-03-18 | 1988-03-18 | 一致検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4958140A (ja) |
| EP (1) | EP0333214A3 (ja) |
| JP (1) | JPH01239627A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648928B1 (fr) * | 1989-06-23 | 1991-10-18 | Peugeot | Dispositif de generation d'un signal de masquage d'un bit lors d'une comparaison dynamique d'une trame de donnees en serie, avec une consigne |
| US5233328A (en) * | 1990-09-17 | 1993-08-03 | Fmc Corporation | Method for processing compacted data |
| US5248502A (en) * | 1991-11-08 | 1993-09-28 | Kellogg Company | Method for decreasing the allergenicity of psyllium seed husk by alkaline treatment |
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