JPH01236833A - Processor system - Google Patents
Processor systemInfo
- Publication number
- JPH01236833A JPH01236833A JP63064299A JP6429988A JPH01236833A JP H01236833 A JPH01236833 A JP H01236833A JP 63064299 A JP63064299 A JP 63064299A JP 6429988 A JP6429988 A JP 6429988A JP H01236833 A JPH01236833 A JP H01236833A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- transmitting
- receiving
- processor system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Multi Processors (AREA)
- Optical Communication System (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は相互に信号の送受が可能なプロセッサシステム
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to processor systems capable of mutually transmitting and receiving signals.
[従来の技術]
近年、多方向にわたってプロセッサが利用されているが
、より高度にかつH効に利用するためには複数のプロセ
ッサ間で相互にかつ同時に信号の送受が可能なマルチプ
ロセッサシステムを+74成するのが好ましい。この種
のマルチプロセッサシステムにおいては、従来は各プロ
セッサシステム間を結ぶ通信路は電気的配線に依ってい
た。[Prior Art] In recent years, processors have been used in multiple directions, but in order to use them more highly and efficiently, it is necessary to create a multiprocessor system that allows multiple processors to mutually and simultaneously send and receive signals. It is preferable to do so. In this type of multiprocessor system, the communication path between each processor system has conventionally relied on electrical wiring.
[解決しようとする課題]
上記のものでは、プロセッサ相互間を電気的に接続する
ための複雑な配線が必要であり、そのための配線工事費
用等の配線コストが高くつくものであった。そのため実
際には、配線コストの増大を嫌って、同時に送受可能な
プロセッサ数を犠牲にすることを余儀なくされていた。[Problems to be Solved] The above method requires complicated wiring to electrically connect the processors to each other, resulting in high wiring costs such as wiring work costs. Therefore, in reality, the number of processors that can transmit and receive signals at the same time has been forced to be sacrificed due to the increase in wiring costs.
その結果、プロセッサ間の通信量が多い場合には、シス
テム全体としての性能が低下してしまっていた。As a result, when the amount of communication between processors is large, the performance of the system as a whole deteriorates.
本発明はプロセッサシステム間の配線を不要にし、その
ためのコストを低減し、ひいては安価で高性能のマルチ
プロセッサシステムを実現することを目的とするもので
ある。The present invention aims to eliminate the need for wiring between processor systems, reduce the cost thereof, and realize an inexpensive, high-performance multiprocessor system.
[課題を解決するための手段]
本発明は、光学的な信号を受信する受信部と、この受信
部によって受信された信号を受けるとともに他のプロセ
ッサシステムへの信号を発生するプロセッサと、このプ
ロセッサからの信号を光学的に送信する送信部とによっ
てプロセッサシステムを構成し、光学的に信号を相互伝
送することにより、上記目的を達成している。[Means for Solving the Problems] The present invention provides a receiving unit that receives an optical signal, a processor that receives the signal received by the receiving unit and generates a signal to another processor system, and a processor that receives the signal received by the receiving unit and generates a signal to another processor system. The above object is achieved by configuring a processor system with a transmitting section that optically transmits signals from the computer and mutually transmitting signals optically.
[実施例]
第1図において、1はプロセッサ、2は送信部で、送信
回路2aおよび発光素子2bからなり、他のプロセッサ
システムへの信号を光学的に送信するものである。3は
受信部で、光学系3a、マトリクス状に配設した画素か
らなるイメージセンサ3b、イメージセンサ3bの各画
素を順次選択する選択回路3c、 この選択を制御する
制御回路3dおよび選択された画素からの信号を受信す
る受信回路3eからなる。なおイメージセンサ3bと選
択回路3cは同一半導体チップ上に構成されている。[Embodiment] In FIG. 1, 1 is a processor, and 2 is a transmitter, which is composed of a transmitter circuit 2a and a light emitting element 2b, and optically transmits signals to other processor systems. 3 is a receiving section, which includes an optical system 3a, an image sensor 3b consisting of pixels arranged in a matrix, a selection circuit 3c that sequentially selects each pixel of the image sensor 3b, a control circuit 3d that controls this selection, and selected pixels. The receiver circuit 3e receives signals from the receiver. Note that the image sensor 3b and the selection circuit 3c are constructed on the same semiconductor chip.
上記構成のプロセッサシステムによって例えば第2図の
ようにマルチプロセッサシステムを構成する。すなわち
各プロセッサシステムの送信部2〜2のみを、各発光素
子がマトリクス状になるように重ね合せるとともに受信
部3〜3のみを同様に重ね合せ、各送信部2〜2から送
信された光学的信号が各受信部3〜3の光学系に入射さ
れるように対向して配置する。またプロセッサ1〜1も
同様にして重ね合せておく。The processor system having the above configuration constitutes a multiprocessor system as shown in FIG. 2, for example. That is, only the transmitting sections 2 to 2 of each processor system are superimposed so that each light emitting element is arranged in a matrix, and only the receiving sections 3 to 3 are similarly superposed, so that the optical signals transmitted from each transmitting section 2 to 2 are They are arranged to face each other so that the signal is input to the optical system of each receiving section 3-3. Processors 1 to 1 are also stacked in the same manner.
この配置の際には、一つのプロセッサシステムを構成す
るプロセッサ1.送信部2および受信部3間を電気的に
配線するだけでよく、各プロセッサシステム相互間の配
線は不要となる。In this arrangement, processors 1. It is only necessary to electrically wire between the transmitting section 2 and the receiving section 3, and there is no need for wiring between each processor system.
つぎに上記構成による動作について説明する。Next, the operation of the above configuration will be explained.
各プロセッサシステムの送信部と受信部とは対向して配
置されているため、各受信部3〜3の光学系は全送信部
2〜2からの光学的信号を受光し、その像がイメージセ
ンサ3b上に結像される。したがってマトリクス状に重
ね合せられた各送信部2〜2の光学的信号はイメージセ
ンサ3b上のそれぞれに固有の位置に結像することにな
り、その結像位置によってどのプロセッサシステムから
の信号であるかを判別することができるのである。Since the transmitting section and the receiving section of each processor system are arranged to face each other, the optical system of each receiving section 3-3 receives optical signals from all the transmitting sections 2-2, and the image thereof is sent to the image sensor. 3b. Therefore, the optical signals of the transmitting units 2 to 2 superimposed in a matrix are imaged at respective unique positions on the image sensor 3b, and depending on the imaging position, it is determined which processor system the signal is from. It is possible to determine whether
さらに、各プロセッサには予め固有の番号を付与してあ
り、各プロセッサから送信される信号は送信相手に応じ
てその相手プロセッサの番号を含んだフォーマットとな
っている。このフォーマット中の番号によってどのプロ
セッサシステムに対して送信された信号であるのかを判
別できるようにしである。Furthermore, each processor is given a unique number in advance, and the signal transmitted from each processor is in a format that includes the number of the other processor depending on the destination. The numbers in this format allow it to be determined to which processor system the signal was sent.
したがってイメージセンサ3b上の結像位置および信号
のフォーマットから、どのプロセッサシステムから送信
された信号であるのかおよびその信号がどのプロセッサ
システムに対して送信されたものなのかを判別すること
ができ、各プロセッサシステム間の信号の送受が可能に
なるのである。Therefore, from the imaging position on the image sensor 3b and the format of the signal, it is possible to determine from which processor system the signal is transmitted and to which processor system the signal is transmitted. This allows signals to be sent and received between processor systems.
つぎに具体的な動作について第3図のフローチャートに
従って説明する。受信部3においては、選択回路3cに
よってまずイメージセンサ3bの第1番目の画素が選択
され、その出力が受信回路3eで受信されて制御回路3
dに供給される。この信号のフォーマット中の相手プロ
セッサ番号が自システムに対するものであるのかどうか
が判断される。この動作が順次全画素に対して行われ、
自プロセッサへの信号があった場合には、これを受けつ
け、画素の位置から相手プロセッサを判別した後、受信
した信号の内容とそれがどのプロセッサからのもの、で
あるかを自プロセッサへ送る。Next, specific operations will be explained according to the flowchart shown in FIG. In the receiving section 3, the first pixel of the image sensor 3b is first selected by the selection circuit 3c, and its output is received by the receiving circuit 3e and sent to the control circuit 3.
d. It is determined whether the partner processor number in the format of this signal is for the own system. This operation is performed sequentially for all pixels,
If there is a signal to its own processor, it accepts it, determines the other processor from the pixel position, and then sends the contents of the received signal and which processor it came from to its own processor.
一方、自プロセッサから他のプロセッサへ信号を送る場
合には、その内容とともに相手プロセッサの番号を送信
部2へ送る。この信号は送信部2によって光学的信号に
変換されて送信される。On the other hand, when sending a signal from the own processor to another processor, the number of the other processor is sent to the transmitting section 2 together with the contents of the signal. This signal is converted into an optical signal by the transmitter 2 and transmitted.
また他プロセツサからの信号を自プロセッサが受けとっ
たときには、受けとったことを示す信号を送信元のプロ
セッサに対して、送信部2を介して送信する。Further, when the own processor receives a signal from another processor, it transmits a signal indicating that it has received the signal to the transmitting processor via the transmitter 2.
以上のようにして各プロセッサシステム間で同時に信号
の相互伝送が行なわれ、高度なマルチプロセッサシステ
ムが構築されるものである。As described above, signals are mutually transmitted simultaneously between the processor systems, and an advanced multiprocessor system is constructed.
上記のようなシステムは、スーパーコンピュータ、トラ
ンザクション処理システム、電話交換機およびコンピュ
ータネットワーク等に応用可能である。Systems such as those described above are applicable to supercomputers, transaction processing systems, telephone exchanges, computer networks, and the like.
なお光学的信号は、可視光はもとより赤外線等を用いて
もよい。Note that as the optical signal, not only visible light but also infrared rays or the like may be used.
また受信部の光学系はレンズに限らず、ピンホールを用
いることも可能である。Further, the optical system of the receiving section is not limited to a lens, and a pinhole can also be used.
さらに、制御回路3dは、イメージセンサ上の1象を監
視し、その位置のずれを検出したときにイメージセンサ
の位置を変更することにより、振動等によって像の位置
がずれても直ちに補正が可能になる。Furthermore, the control circuit 3d monitors one image on the image sensor and changes the position of the image sensor when a shift in the position is detected, so that even if the image position shifts due to vibration etc., it can be immediately corrected. become.
また上記の例では、送信部における発光素子は1個とし
て信号をシリアルに送信したが、発光素子を複数曲べて
パラレルに信号を送信することもできる。Further, in the above example, the transmitter uses one light emitting element and transmits the signal serially, but it is also possible to use a plurality of light emitting elements to transmit the signal in parallel.
[効果]
本発明によれば、各プロセッサシステム間において、光
学的な信号の送受を行うため、各プロセッサシステム相
互間を電気的に接続するための配線が不要になり、安価
にマルチプロセッサシステムを構築することができる。[Effect] According to the present invention, since optical signals are transmitted and received between each processor system, there is no need for wiring to electrically connect each processor system, and a multiprocessor system can be constructed at low cost. Can be built.
また同時に通信か可能なプロセッサ数に制限がないので
、システム全体の性能を向−卜させることができる。さ
らに全体のシステムの稼働中に一部のプロセッサシステ
ムをはずすことが容易であり、保守性に優れたものとな
る。Furthermore, since there is no limit to the number of processors that can communicate simultaneously, the performance of the entire system can be improved. Furthermore, it is easy to remove part of the processor system while the entire system is in operation, resulting in excellent maintainability.
第1図は本発明の一実施例を示したブロック図、第2図
は本発明によるマルチプロセッサシステムの一例を示し
た斜視図、第3図は制御回路の動作説明のためのフロー
チャートである。
1・・・プロセッサ
2・・・送信部
3・・・受信部
第1図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a perspective view showing an example of a multiprocessor system according to the present invention, and FIG. 3 is a flowchart for explaining the operation of the control circuit. 1...Processor 2...Transmitter 3...Receiver Figure 1
Claims (2)
よって受信された信号を受けるとともに他のプロセッサ
システムへの信号を送出するプロセッサと、このプロセ
ッサからの信号を光学的に送信する送信部とからなるプ
ロセッサシステム。(1) A receiving unit that receives an optical signal, a processor that receives the signal received by this receiving unit and sends a signal to another processor system, and a transmitter that optically transmits the signal from this processor. A processor system consisting of parts.
よって受信された信号を受けるとともに他のプロセッサ
システムへの信号を送出するプロセッサと、このプロセ
ッサからの信号を光学的に送信する送信部とからなるプ
ロセッサシステムを複数設け、 各プロセッサシステムの送信部から送信された信号が各
プロセッサシステムの受信部で受信されるよう構成した
ことを特徴とするプロセッサシステム。(2) A receiving unit that receives an optical signal, a processor that receives the signal received by this receiving unit and sends a signal to another processor system, and a transmitter that optically transmits the signal from this processor. What is claimed is: 1. A processor system comprising: a plurality of processor systems comprising a transmitting section, and a signal transmitted from a transmitting section of each processor system is received by a receiving section of each processor system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63064299A JPH0695658B2 (en) | 1988-03-17 | 1988-03-17 | Multiprocessor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63064299A JPH0695658B2 (en) | 1988-03-17 | 1988-03-17 | Multiprocessor system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01236833A true JPH01236833A (en) | 1989-09-21 |
JPH0695658B2 JPH0695658B2 (en) | 1994-11-24 |
Family
ID=13254229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63064299A Expired - Lifetime JPH0695658B2 (en) | 1988-03-17 | 1988-03-17 | Multiprocessor system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0695658B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2379528A (en) * | 2001-09-10 | 2003-03-12 | Cybula Ltd | Cluster of computer balls |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58172041A (en) * | 1982-03-29 | 1983-10-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Optical cavity communication device |
-
1988
- 1988-03-17 JP JP63064299A patent/JPH0695658B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58172041A (en) * | 1982-03-29 | 1983-10-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Optical cavity communication device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2379528A (en) * | 2001-09-10 | 2003-03-12 | Cybula Ltd | Cluster of computer balls |
GB2379528B (en) * | 2001-09-10 | 2003-10-29 | Cybula Ltd | Computing devices |
Also Published As
Publication number | Publication date |
---|---|
JPH0695658B2 (en) | 1994-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5133073A (en) | Processor array of N-dimensions which is physically reconfigurable into N-1 | |
JPH01236833A (en) | Processor system | |
US5958021A (en) | Input-output interface circuit with multiplexers selecting an external signal or an internal output signal as the input signal from an I/O terminal | |
JPH0358214B2 (en) | ||
JPH01241237A (en) | Connection system for master equipment and slave equipment | |
JP2739789B2 (en) | Data transmission / reception system | |
SU830387A1 (en) | Address shaping device | |
JPH08297651A (en) | Array processor | |
JPH04222012A (en) | Input device for data processor | |
JPH0414339A (en) | terminal device | |
JPS62219057A (en) | Data transmitter | |
JPH04292086A (en) | Remote supervisory device | |
JPH04287265A (en) | Communication method for parallel computers | |
JPH02202146A (en) | Communication processor | |
JPH0342766A (en) | System bus connection system | |
JPS6031335A (en) | data multiplex transfer device | |
JPH08186590A (en) | Duplex loop type transmission system | |
JPS5991566A (en) | controller system | |
JPH06100996B2 (en) | Logical path management method | |
JPS6126860B2 (en) | ||
JPS59132061A (en) | Multi-microprocessor system | |
JPH01248851A (en) | Heterogeneous terminal communication system | |
JPS5910052A (en) | Loop type information transmitting method | |
JPS615374A (en) | Figure input system | |
JPS61273046A (en) | Ring form common bus communication system |