JPH01229492A - 半導体メモリの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 一ス′ 本発明は、相補型ＭＯＳトランジスタ（以下、ＣＭＯ３
という）で構成されたダイナミックＲＡＭ（Ｒａｎｃｉ
ｏｍ　　Ａｃｃｅｓｓ゛Ｍｅｍ。

ｌｙ）等の半導体メモリ、特にセンスアンプのセンス回
路方式に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を説明する。

第２図は、従来の半導体メモリ、例えばＣＭ　ＯＳ型ダ
イナミックＲ，ＡＭの一構成例を示す要部構成図である
。

このダイナミックＲＡＭは、メモリアレイ１０、センス
アンプ回路２０、コラム（列）選択回路アレイ３０、及
びデータバス読出し書込み回路４０を備えている。

メモリアレイ１０は、２本のビット線１１ａ。

１１ｂからなるデータ伝送用のＭ個のビット線対１１、
メモリセル選択用のに本のワード線１２、及びそれらの
ビット線対１１とワード線１２に接続されなデータ格納
用のＮ個（−２Ｍ・Ｋ）のメモリセル１３より構成され
ている。センスアンプ。

回路２０は、Ｐチャネル型センスアンプ（以下、Ｐ型セ
ンスアンプという）２１、及びＮチャネル型センスアン
フ責以下、Ｎ型センスアンプという）２２よりなり、そ
れぞれビット線対１１の数、即ちＭ個づつ設けられてい
る。コラム選択回路アレイ３０は、二つのトランジスタ
からなるＭ対のトランスファゲート３１ａ、３１ｂ、こ
のトランスファゲート３１ａ、３１ｂのゲートに出力側
が接続されるＭ対のコラムデコーダ選択回路３２、及び
２本のバス３３ａ、３３ｂよりなる相補データバス３３
より構成されている。データ読出し書込み回路４０は、
データバス書込み回路４１及びデータバス読出し回路４
２からなる。

第３図は第２図の動作波形図であり、この図を参照しつ
つ第２図の動作を説明する。

読出し動作の場合、Ｋ本のワード線のうちの１本、例え
ば１２が選択状態となり、その電位が低レベル（以下、
“Ｌ”という）から高レベル（以下、“Ｈ′°という）
になる。選択されたメモリセル１３に接続されたＭ本の
ビット線対のうちの例えば１１は、第３図の時間ｔ１に
おいて、メモリセル１３の情報に対応して一方のビット
線１１ａ（または１１ｂ）が基準電位Ｖｒｌよりやや高
いか、あるいは基準電位Ｖｒｌとなり、他方のビット線
１１ｂ（または１１ａ）が基準電位Ｖｒｌか、あるいは
基準電位Ｖｒｌよりやや低い電位となる。これをセンス
アンプ２１．２２で読取り、増幅すると、第３図の時間
ｔ２において、ビット線対１１は゛ト１”と“Ｌ”のフ
ルロシックレベルとなる。この段階でＭ個のコラムデコ
ーダ選択回路のうちの１個、例えば３２を選択するため
、その出力を第３図のように立ち上げたとする。相補デ
ータバス３３はその２本のバス３３ａ、３３ｂが予め基
準電位Ｖｒ２レベルに保持されており、コラムデコーダ
選択回路３２の出力の立上がりと同時に、ビット線対１
１のデータがオン状態のトランスファゲート３１ａ、３
１ｂを通して相補データバス３３へと転送され、データ
バス読出し回路４２で増幅されて出力される。

書込み動作を行うには、入力された書込みデータをデー
タバス書込み回路４１で相補出力とし、相補データバス
３３の電位を書替える。読出し動作時と同様、１個のコ
ラムデコーダ選択回路、例えば３２が選択されているの
で、相補データバス３３のデータはオン状態のトランス
ファゲート３１ａ、３１ｂを通してビット線対１１の電
位を書替える。ビット線対１１の電位は、センスアンプ
２１．２２により“Ｈ”と“Ｌｏ”のフルロシックレベ
ルとなり、ワード線１２の立ち上がっているメモリセル
１３の内容を、書込みデータに書替える。

（発明が解決しようとする課題） しかしながら、上記構成の半導体メモリでは、次のよう
な問題点があった。

超ＬＳＩ（Ｌａｒｇｅ　　５ｃａｌｅ　　Ｉｎｔｅｇｒ
ａｔ、ｅｄ　　Ｃ１ｒｃｕｉｔ）メモリのようにメモリ
容量が大きくなると、ビット数が増大すると共に、ビッ
ト線対１１の増大及びその総本数２■も増大する。セン
スアンプ回路２０では、活性化されるビット線対全ての
充放電を第３図の時間ｔ２で行う必要があるが、その電
荷量を電源／グランドへ充放電する時間ｔ２は、センス
アンプ回路２０の電源、グランドまでのインピーダンス
で決まる。つまりセンスアンプ回路２０を構成するトラ
ンジスタ、及び配線のインピーダンスできまる。そのた
め、メモリ容量が大きくなると共に充放電時間ｔ２が遅
延し、アクセスタイムが−長くなる。

充放電時間ｔ２を短くするためには、前記インピーダン
スを小さくすればよ′いが、集積化する場合のチップ面
積を増大させてしまうばかりでなく、急俊な瞬時電流を
流すことになり、それによってノイズ発生等の弊害を及
ぼす危険性があった。

本発明は前記従来技術が持っていた課題として、メモリ
容量増大に伴い充放電時間が長くなってアクセスタイム
が増大すること、瞬時電流増大によるノイズ等の弊害の
点について解決した半導体メモリを提供するものである
。

（課題を解決するための手段） 本発明は前記課題を解決するために、データ伝送用のビ
ット線対とメモリセル選択用のワード線に接続されたメ
モリセルと、前記ビット線対に並列接続されそのビット
線対上の電位を検出、増幅する第１のセンスアンプ及び
その第１のセンスアンプと逆極性の第２のセンスアンプ
と、外部アドレス手段により解読される信号により前記
第１および第２のセンスアンプの出力をデータバスに転
送するトランスファゲートとを備えた半導体メモリにお
いて、所定のタイミングでオン、オフ制御されるスイッ
チ対を前記第１と第２のセンスアンプ間のビット線対に
設け、その第２のセンスアンプの出力側を前記トランス
ファゲートを介して前記データバスに接続したものであ
る。

（作用） 本発明によれば、以上のように半導体メモリを構成した
ので、スイッチ対は読出し動作時において、ビット線対
から第２のセンスアンプを切雑して単独に動作させ、そ
の出力をトランスファゲートを介してデータバスに直接
転送するように働くと共に、その間に第１のセンスアン
プを動作させるように働き、それによりアクセスタイム
の高速化が計れる。またスイッチ対は、第１と第２のセ
ンスアンプを異なる時刻に動作させることを可能にし、
それによって瞬時電流の減少がはかれる。

従って前記課題を解決出来るのである。

（実施例） 第１図は、本発明の実施例を示す半導体メモリ、例えば
ＣＭＯ３型ダイ型ダイグミツクＲＡＭ構成図である。

このダイナミックＲＡＭは・、データ格納用のメモリア
レイ５０、ビット線電位を検出、増幅するセンスアンプ
回路６０，７０、ビット線対選択用のコラム選択回路ア
レイ８０、及びデータバス読出し書込み回路９０を備え
ている。

メモリアレイ５０は、各２本のビット線５ｌ−１ａ、５
ｌ−１ｂ、５ｌ−２ａ・５ｌ−２ｂ−・−からなるＭ対
のビット線対５１−１．５１−２・・・、Ｋ本のワード
線５２−１．５２−２・・・、及びそれらのビット線対
５１−１．５１−２・・・とワード線５２−１．５２−
２・・・にそれぞれ接続されたＮ個（−２Ｍ・Ｋ）のメ
モリセル５３−１．５３−２゜５３−３．５３−４・・
・より構成されている。各メモリセル５３−１．５３−
２．５３−３．５３−４・・・は、電荷転送用のＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯ３という）５
３ａと、電荷蓄積用のＭＯ８容量５３ｂとを備え、その
Ｎ　Ｍ　ＯＳ　’＞　３　ａのゲートがワード線５２−
１゜５２−２・・・に、ソースまたはドレインが各ビッ
ト線対５１−１．５１−２・・・のいずれか一方のビッ
ト縁５ｌ−１ａ、５ｌ−２ａ　（または５ｌ−１ｂ。

５Ｌ−２ｂンにそれぞれ才妾続され、更にそのＮＭＯ８
５３ａのドレインまたはソースがＭＯ３容ｉｔ　５３　
ｂを介してグランドに接続されている。

センスアンプ回路６０．７０のうち、例えば−方のセン
スアンプ回路６０はビット線対５１−１゜５１−２・・
・の数、即ちＭ個のＰ型センスアンプ６１−１．６１−
２・・・を倫えている。各Ｐ型センスアンプ６１−１．
６１−２・・は、各ビット線５ｌ−１ａ−５１−１ｂ、
５ｌ−２ａ・　５ｌ−２ｂ間に直列接続された二つのＰ
チャネル型ＭＯＳトランジスタ（以下、ＰＭＯ８という
）６１ａ、６１ｂを有し、一方のＰＭＯ３６１ａのゲー
トがビット線５ｌ−１ａ、５ｌ−２ａに、他方のＰＭＯ
８６１ｂのゲートがビット線５ｌ−１ｂ、　５Ｌ−２ｂ
にそれぞれ接続され、更にそのＰＭＯ８６１ａ、６１ｂ
間がセンスアンプ活性化信号Ｓ１に接続されている。こ
れに対して他方のセンスアンプ回路７０は、ビット線５
ｌ−１ａ。

５ｌ−１ｂ、５ｌ−２ａ、５ｌ−２ｂにそれぞれ接続さ
れゲート信号Ｃによりオン、オフ制御されるＭ対のＮ　
Ｍ　ＯＳからなるスイッチ７２−１ａ、７２−１ｂ、７
２−２ａ、７２−２ｂ＝−・と、この各スイッチ７２−
１ａ、７２−１ｂ、？２−２ａ。

７２−２ｂ−・・にノード７３−１ａ、７３−１ｂ。

７Ｂ−２ａ、７３〜２ｂ・・・を介して接続されたＭ個
のＮ型センスアンプ７１　１，７１　２・・・とを備え
ている。各Ｎ型センスアンプ７　Ｌ　　１　＋７ｉ−２
，、、は、各ノード７Ｂ−１ａ、７３−１ｂ。

７Ｂ−２ａ、７３−２ｂ端子間に直列接続された二つの
ＮＭＯ８７１ａ、７１ｂを有し、ドレインがノード７３
−１ｂに接続されているＮＭＯ３７１ａのゲートがノー
ド７３−１ａに接続され、ドレインがノード７３　　Ｌ
ａに接続されているＮＭＯ８７１ｂのゲートがノード７
３−１ｂに接続され、更にそのＮＭＯ８７１ａ、７１ｂ
のソースがセンセンスアンプ活性化信号Ｓ２に共通接続
されている。

コラム選択回路アレイ８０は、ノード７３−１ａ、７３
−１ｂ、７３−２ａ、７３−２ｂ・・・にそれぞれ接続
された二つのＮＭＯ８からなるＭ対のトランスファゲー
ト８ｌ−１ａ、８ｌ−１ｂ。

８ｌ−２ａ、８ｌ−２ｂ・・・、このトランスファゲー
ト８ｌ−１ａ、８ｌ−１ｂ、８ｌ−２ａ、８ｌ−２ｂ・
・・のゲートに接続されたＭ対のコラムデコーダ選択回
路８２−１．８２−２・・・、及び前記トランスファゲ
ート８ｌ−１ａ、８ｌ−１ｂ、８ｌ−２ａ、８ｌ−２ｂ
・・・に接続された２本のバス８３ａ、８３ｂよりなる
相補データバス８３より構成されている。データ読出し
書込み回路９０ば、書込みデータ入力用の入力端子９１
、読出しデータ出力用の出力端子９２、書込みデータを
相補信号に変換して相補データバス８３に出力するデー
タバス書込みＬ！！′回路９３、及び相補データバス８
３上の信−号を増幅して出力するデータバス読出し回路
９４より構成されている。

第４図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。

例えば、メモリセル５３−１の読出し動作を行う場合、
ワード線５２−１か選択状態となってその電位か”　Ｌ
　”から“′Ｈパになると、願択されたメモリセル５３
−１のＮＭＯ３５３ａがτンしてＭＯ３容量５３ｂの電
荷がビット線対５１−１のビット線５Ｌ−Ｌａの電荷と
再配分される。ビット線対５１−１は、ＭＯ８Ｏ８容量
５３ｂ荷量に対応して一方のビット線５ｌ−１ａが基準
電位Ｖｒｌよりやや高いか、または基準電位■ｒ１より
やや低い電位となる。他方のビット線５ｌ−１ｂは基準
電位Ｖｒｌにとどまっている。この時、ゲート信号Ｃは
スイッチ７２−１ａ、７２−１ｂ及びノード７３−１ａ
、７３−１ｂをオンさせるに十分な高電位レベルにある
ので、ビット線対５１−１の情報はそのスイッチ７２−
１ａ、７２−１ｂ及びノード７３−１ａ、７３−１ｂを
通してＮ型センスアンプ７１−１に伝達される。同時に
ビット線対５１−１に接続されているＰ型センスアンプ
６１−１にもビット線対５１−１の情報が伝達される。

その後、ゲート信号Ｃの電位をスイッチ７２−１ａ、７
２−１ｂがカットオフ出来るレベルに降下させ、次いで
センスアンプ活性化信号Ｓ２．ＳｌによりＮ型センスア
ンプ７１−１及びＰ型センスアンプ６１−１を動作させ
る。ここで、Ｎ型センスアンプ７１−１の両端の電位差
はカットオフ以前の状態が維持されており、かつそのＮ
型センスアンプ７１−１の両端の容量がビット線容量に
比べて極めて小さいので、このＮ型センスアンプ７１−
１の両端の電位差は、第４図に示すようにセンスアンプ
動作開始と共に急速に大きくなる。一方、Ｐ型センスア
ンプ６１−１の動作は、その容量がビット線容量なので
、第４図に示すように緩慢な動作を行う。Ｎ型センスア
ンプ７１−１の増幅動作か完了した段階で、コラムデコ
ーダ選択回路８２−１ご第４図のように活性化させてそ
の出力を“Ｉ（パにすると、トランスファゲート８ｌ−
１ａ、８ｌ−１ｂがオンし、Ｎ型センスアンフ゛７１−
１の出力１則が相補データバス８３に接続される。相補
データバス８３はその２本のバス８３ａ、８３ｂが予め
基準電位Ｖｒ２レベルに保持されており、トランスファ
ゲート８ｌ−１ａ。

８ｌ−１ｂかオンすると、Ｎ型センスアンプ７１−１側
から転送された電位がデータバス読出し回路９４によっ
て急速に検出、増幅される。この時、ビット線対５１−
１はＰ型センスアンフ。

６１−１により十分な電位差となっている。そこで再び
ゲート信号Ｃの電位を、スイッチ７２−１ａ、７２−１
ｂをオンさせるに十分な高いレベルに引上げる。すると
、ビット線側基準電位Ｖｒｌにとどまっていた一方のピ
ッＩ−線５１−１ａまたは５ｌ−１ｂはＮ型センスアン
プ７１−１により１１　ＬＩ＋に変わると共に、Ｐ型セ
ンスアンプ６１−１側のビット線５ｌ−１ｂまたは５ｌ
−１ａはｉｌ　Ｈ１１を確定し１、ビット線対５１−１
での充放電が完了する。この時、データバス読出し回路
９４での検出、増幅は前述の通り完了しているので、ビ
ット線対５１−１の充放電を待つことなくデータ転送を
完了したこととなる。データバス読出し回路９４で増幅
された読出しデ゛−夕は、出力端子９２から出力される
。

このような侵出し動作は、メモリセル５３−１・・・を
リフレッシュする場合にも行われる。

また、例えばメモリセル５３−１の書込み動作を行うに
は、入力端子９１から入力された書込みデータをデータ
バス書込み回路９３で相補信号とし、相補データバス８
３の電位を書替える。続出し動作時と同様、１個のコラ
ムデコーダ選択回路８２−１が選択されているので、相
補データバス８３のデータはオン状態のトランスファゲ
ート８１　１ａ、８１　　ｉｂ及びスイッチ７２−１ａ
。

７２−１ｂを通してビット線対５１−１の電位を書替え
る。ビット線対５１−１の電位は、センスアンプ７１−
１．６１−１により“Ｈ”と“Ｌ”のフルロシックレベ
ルとなり、ワード線５２−１の立ち上がっているメモリ
セル５３−１の内容を、書込みデータに書替える。

以上のように、本実施例ではメモリ容量が増大しても、
次のような利点を有している。

（１）　Ｎ型センスアンプ７１−１はビット線対５１−
１と切離して動作させるので、急速な検出、増幅が可能
となる。

（２）　前記（１）で得られたＮ型センスアンプ７１−
１のデータをトランスファゲート８ｌ−１ａ、８ｌ−１
ｂを介して相補データバス８３へ直接転送するので、相
補データバス８３への高速転送、つまり高速アクセスが
可能となる。

（３）　Ｎ型センスアンプ７１−１がスイッチ７２−１
ａ、７２−４ｂによりビット線対５１−１から切離され
ている間、Ｐ型センスアンプ６１−１でビット線対５１
−１の検出、増幅を続けているので、リード／リフレッ
シュサイクルタイムの高速化が可能となる。

（４）　Ｐ型及びＮ型のセンスアンプ６１−１゜７１−
１を同時刻で動作させることが少なくなるので、瞬時電
流を減少出来、ノイズ等の弊害の防止か可能となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ＞センスアンプ回路６０をメモリアレイ５０とスイ
ッチ７２−１ａ、７２−１ｂ・・・・・・との間に設け
てもよい。

（ｂ）　　第１図のＰ型センスアンプ６１−１゜６１−
２・・・とＮ型センスアンプ７１−１．７１−２・・・
とを置換えてもよい。

（Ｃ）　　メモリアレイ５０、センスアンプ回路６０．
７０等は、他のトランジスタを用いて構成したり、ある
いは他の回路構成にする等してもよい。

（ｄ）本発明は、Ｃ１ＶＩＯ３型ダイナミックＲＡＭ以
外の半導体メモリにも適用可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１と第
２のセンスアンプ間のビット線対にスイッチ対を設けた
ので、続出し動作時において、第２のセンスアンプをス
イッチ対によりビット線対から切離して動乍させ、その
第２のセンスアンプのデータをトランスファゲートを介
してデータバスへ直接転送し、その間第１のセンスアン
プを動作させることにより、アクセスタイムを高速化で
きる。更に、第１と第２のセンスアンプを同時刻で動作
させろことが少なくなるので、瞬時電流を減少出来、ノ
イズ等の弊害の防止が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリの要部構成
図、第２図は従来の半導体メモリの要部構成図、第３図
は第２図の動作波形図、第４図は第１図の動作波形図で
ある。 ５０・・・・・・メモリアレイ、５１−１．５１−２・
・・・・・ビット線対、５２−１．５２−２・・・・・
・ワード線、５３−１〜５３−４・・・・・・メモリセ
ル、６０．７０・・・・・・センスアンプ回路、６１−
１．６１−２・・・・・・Ｐ型センスアンプ、７１−１
．７１−２・・・・・・Ｎ型センスアンプ、７２−１ａ
、７２−１ｂ、７２−２ａ、７２−２ｂ・・・・・・ス
イッチ、８０・・・・・・コラム選択回路アレイ、８ｌ
−１ａ、８ｌ−１ｂ、８ｌ−２ａ、８ｌ−２ｂ−トラン
スファゲート、８３・・・・・・相補データバス、９０
・・・・・・データ読出し書込み回路。 出願人代理人　　柿　　本　　恭　　酸第２図の初年波
形図 菓３図

Claims (1)

1. 【特許請求の範囲】 データ伝送用のビット線対とメモリセル選択用のワード
   線に接続されたメモリセルと、前記ビット線対に並列接
   続されそのビット線対上の電位を検出、増幅する第１の
   センスアンプ及びその第１のセンスアンプと逆極性の第
   ２のセンスアンプと、外部アドレス手段により解読され
   る信号により前記第１および第２のセンスアンプの出力
   をデータバスに転送するトランスファゲートとを備えた
   半導体メモリにおいて、 所定のタイミングでオン、オフ制御されるスイッチ対を
   前記第１と第２のセンスアンプ間のビット線対に設け、
   その第２のセンスアンプの出力側を前記トランスファゲ
   ートを介して前記データバスに接続したことを特徴とす
   る半導体メモリ。