JPH01225167A - 縦型パワーｍｏｓトランジスタ - Google Patents
縦型パワーｍｏｓトランジスタInfo
- Publication number
- JPH01225167A JPH01225167A JP63049657A JP4965788A JPH01225167A JP H01225167 A JPH01225167 A JP H01225167A JP 63049657 A JP63049657 A JP 63049657A JP 4965788 A JP4965788 A JP 4965788A JP H01225167 A JPH01225167 A JP H01225167A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- source
- mos transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、縦型パワーＭＯＳトランジスタに関し、特
に、ゲート電極エツジにおけるゲートとソース間のショ
ートを防止する構造に関するものである。
に、ゲート電極エツジにおけるゲートとソース間のショ
ートを防止する構造に関するものである。
従来の縦型パワーＭＯ５）−ランジスタとしては。
例えば、ｒフィールド・エフェクト アンド バイポー
ラ パワー トランジスタ フィジクス」（“Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ ａｎｄ Ｂｉｐｏｌａｒ Ｐｏｗｅ
ｒ ＴｒａｎｓｉｓｔｏｒＰｈｙｓｉｃｓ” Ｂ１１ｃ
ｈｅｒ著、！９８１年Ａｃａｄａｍｉｃ Ｐｒｅｓｓ発
行、ｐｐ、２８０〜２８２）に記載されているものがあ
る。
ラ パワー トランジスタ フィジクス」（“Ｆｉｅｌ
ｄ−Ｅｆｆｅｃｔ ａｎｄ Ｂｉｐｏｌａｒ Ｐｏｗｅ
ｒ ＴｒａｎｓｉｓｔｏｒＰｈｙｓｉｃｓ” Ｂ１１ｃ
ｈｅｒ著、！９８１年Ａｃａｄａｍｉｃ Ｐｒｅｓｓ発
行、ｐｐ、２８０〜２８２）に記載されているものがあ
る。
第２図は、上記のごとき縦型パワーＭＯＳトランジスタ
の一例の断面図である。
の一例の断面図である。
第２図において、高濃度ｎ′基板８上にドレイン領域７
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。
また、チャネル形成領域２の一部の上にはソース領域１
とドレイン領域７との双方にまたがってゲート酸化膜３
を介してゲート電極４が形成されている。そのゲート電
極４の表面は層間絶縁膜５で覆われている。また、その
上には全面にソース電極６が形成され１層間絶縁膜５で
覆われていない部分、すなわち、ソース領域１およびチ
ャネル形成領域２の一部はソース電極６に直接に接続さ
れている。なお、第２図においては、チャネル形成領域
２をソース電極に直接接続する代わりに、チャネル形成
領域２の表面付近に高濃度ｐ＋領領域０を形成し、それ
を介してソース電極６に接続した構造を示している。ま
た、９はドレイン電極である。
とドレイン領域７との双方にまたがってゲート酸化膜３
を介してゲート電極４が形成されている。そのゲート電
極４の表面は層間絶縁膜５で覆われている。また、その
上には全面にソース電極６が形成され１層間絶縁膜５で
覆われていない部分、すなわち、ソース領域１およびチ
ャネル形成領域２の一部はソース電極６に直接に接続さ
れている。なお、第２図においては、チャネル形成領域
２をソース電極に直接接続する代わりに、チャネル形成
領域２の表面付近に高濃度ｐ＋領領域０を形成し、それ
を介してソース電極６に接続した構造を示している。ま
た、９はドレイン電極である。
パワーＭｏＳトランジスタにおいては、上記のごとき構
成のセルが数千〜数万個並列に接続された構造を有して
いる。
成のセルが数千〜数万個並列に接続された構造を有して
いる。
上記のごとき縦型パワーＭＯＳトランジスタにおいては
、ソース・ゲート間でショートが発生するという問題が
ある。以下、第３図に基づいて上記の問題を説明する。
、ソース・ゲート間でショートが発生するという問題が
ある。以下、第３図に基づいて上記の問題を説明する。
第３図は、前記第２図の縦型パワーＭＯ８）−ランジス
タの１セル分を拡大して示した断面図である。
タの１セル分を拡大して示した断面図である。
第３図において、層間Ｍ縁膜５は、通常ＰＳＧ膜（高濃
度にリンがドープされたＳ ｉｏ２膜）をＣＶＤ法によ
って形成したものである。このようなＰＳＧ膜において
は、時折、ＰＳＧ膜の下地に形成されているゲート電極
４（通常ポリＳＬから成る）の全体を十分に被覆するこ
とができずに、ステップカバレージ不良となり、ソース
・ゲート間のショート領域１００が発生することがある
。
度にリンがドープされたＳ ｉｏ２膜）をＣＶＤ法によ
って形成したものである。このようなＰＳＧ膜において
は、時折、ＰＳＧ膜の下地に形成されているゲート電極
４（通常ポリＳＬから成る）の全体を十分に被覆するこ
とができずに、ステップカバレージ不良となり、ソース
・ゲート間のショート領域１００が発生することがある
。
この不良を防止するために、従来各種の方法が考えられ
てきた。
てきた。
例えば、上記のＰＳＧ膜をデポジションした後に高温で
リフローすることにより、ステップカバレージ不良をな
くす方法も用いられているが、その方法においては高温
熱処理が必要なため、その処理以前に形成されているソ
ース領域１が深く拡散されてしまうので５微細化に適さ
ないという欠点を有している。
リフローすることにより、ステップカバレージ不良をな
くす方法も用いられているが、その方法においては高温
熱処理が必要なため、その処理以前に形成されているソ
ース領域１が深く拡散されてしまうので５微細化に適さ
ないという欠点を有している。
また、ＰＳＧ膜のリン濃度を上げれば低温でリフローす
ることも可能であるが、その方法ではＰＳＧ膜の吸水性
が極端に上がるので、ＰＳＧ膜に含まれているリンが容
易にリン酸に変わり、Ｍで形成されたソース電極の腐食
が生じるという問題がある。
ることも可能であるが、その方法ではＰＳＧ膜の吸水性
が極端に上がるので、ＰＳＧ膜に含まれているリンが容
易にリン酸に変わり、Ｍで形成されたソース電極の腐食
が生じるという問題がある。
また、ＰＳＧ膜の膜厚を厚くすることによってステップ
カバレージ不良を改善すことも可能であるが、厚くする
とクラックが発生しやすくなるという問題やコンタクト
部の微細加工が困難になるという問題が生じる。
カバレージ不良を改善すことも可能であるが、厚くする
とクラックが発生しやすくなるという問題やコンタクト
部の微細加工が困難になるという問題が生じる。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、上記のごとき派生する他の問題
を生じることなしに、ゲート電極エツジにおけるゲート
とソース間のショートを有効に防止することの出来る縦
型パワーＭＯＳトランジスタを提供することを目的とす
る。
になされたものであり、上記のごとき派生する他の問題
を生じることなしに、ゲート電極エツジにおけるゲート
とソース間のショートを有効に防止することの出来る縦
型パワーＭＯＳトランジスタを提供することを目的とす
る。
上記の目的を達成するため１本発明においては。
ドレインとして働く第１導電型の半導体基板内に形成さ
れた第２導電型のチャネル形成領域と、該チャネル形成
領域内に形成された第１導電型のソース領域と、該チャ
ネル形成領域の表面上に絶縁膜を介して上記ソース領域
と半導体基板との双方にまたがって形成されたゲート電
極と、該ゲート電極を覆うように形成された層間絶縁膜
と、それらの上に形成されたソース電極とを備えた縦型
パワーＭＯＳトランジスタにおいて、上記ソース領域お
よびチャンネル形成領域にオーミックコンタクトを取る
オーミックコンタクト電極と、該オーミックコンタクト
電極と上記ソース電極とを接続する細い架け橋状の連結
領域とを備え、上記ソース領域およびチャンネル形成領
域と上記ソース電極とを上記の連結領域を介して接続す
るように構成している。
れた第２導電型のチャネル形成領域と、該チャネル形成
領域内に形成された第１導電型のソース領域と、該チャ
ネル形成領域の表面上に絶縁膜を介して上記ソース領域
と半導体基板との双方にまたがって形成されたゲート電
極と、該ゲート電極を覆うように形成された層間絶縁膜
と、それらの上に形成されたソース電極とを備えた縦型
パワーＭＯＳトランジスタにおいて、上記ソース領域お
よびチャンネル形成領域にオーミックコンタクトを取る
オーミックコンタクト電極と、該オーミックコンタクト
電極と上記ソース電極とを接続する細い架け橋状の連結
領域とを備え、上記ソース領域およびチャンネル形成領
域と上記ソース電極とを上記の連結領域を介して接続す
るように構成している。
上記のように構成したことにより１本発明においては、
上記ソース領域およびチャンネル形成領域の接続部分と
ソース電極とが従来のように全面で接続されるのではな
く、細い架け橋状の連結領域を介して接続されるので、
その連結領域の部分の層間絶縁膜（ＰＳＧ膜）のみが正
常であれば、ショートが発生することがない。すなわち
、ソース・ゲート間のショートの原因となるゲート電極
エツジ上の電極部分を極力小さくするように構成してい
るので、ゲート・ソース間のショートの発生確率を大幅
に減少させることが出来る。
上記ソース領域およびチャンネル形成領域の接続部分と
ソース電極とが従来のように全面で接続されるのではな
く、細い架け橋状の連結領域を介して接続されるので、
その連結領域の部分の層間絶縁膜（ＰＳＧ膜）のみが正
常であれば、ショートが発生することがない。すなわち
、ソース・ゲート間のショートの原因となるゲート電極
エツジ上の電極部分を極力小さくするように構成してい
るので、ゲート・ソース間のショートの発生確率を大幅
に減少させることが出来る。
第１図は、本発明の一実施例図であり、（ａ）はＡ−Ａ
’断面図、（ｂ）は平面図を示す。
’断面図、（ｂ）は平面図を示す。
第１図において、高濃度ｎ＋基板８上にドレイン領域７
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。
が形成されている。また、そのドレイン領域７の表面近
傍の一部にはチャネル形成領域２が形成され、さらにそ
のチャネル形成領域２の表面近傍の一部にはソース領域
１が形成されている。
また、チャネル形成領域２の一部の上にはソース領域１
とドレイン領＠７との双方にまたがってゲート酸化膜３
を介してゲート電極４が形成されている。そのゲート電
極４の表面は層間絶縁膜５で覆われている。また、９は
ドレイン電極である。
とドレイン領＠７との双方にまたがってゲート酸化膜３
を介してゲート電極４が形成されている。そのゲート電
極４の表面は層間絶縁膜５で覆われている。また、９は
ドレイン電極である。
上記の構成は前記第２図の従来装置と同様である。
しかし、前記第２図の従来装置においては、上記の構成
の表面全面にソース電極６を形成し、層間絶縁膜５で覆
われていない部分（ソース領域１の一部および高濃度ｐ
′″領域１０）の表面全体が直接ソース電極６に接続さ
れているが、本実施例においては１層間絶縁膜５で覆わ
れていない部分（ソース領域１の一部および高濃度ｐ＋
領領域０）の表面にはオーミックコンタクト電極２１が
形成され、このオーミックコンタクト電極２１は、細い
架け橋上の連結領域２２を介してソース電極１６と接続
されている。すなわち、（ｂ）の平面図に示すように、
ソース電極１６は表面全面に形成されるのではなく、層
間絶縁膜５の一部が円弧状に表面上に現れ、細い連結領
域２２の部分だけを介してオーミックコンタクト電極２
１とソース電極１６とが接続されるようになっている。
の表面全面にソース電極６を形成し、層間絶縁膜５で覆
われていない部分（ソース領域１の一部および高濃度ｐ
′″領域１０）の表面全体が直接ソース電極６に接続さ
れているが、本実施例においては１層間絶縁膜５で覆わ
れていない部分（ソース領域１の一部および高濃度ｐ＋
領領域０）の表面にはオーミックコンタクト電極２１が
形成され、このオーミックコンタクト電極２１は、細い
架け橋上の連結領域２２を介してソース電極１６と接続
されている。すなわち、（ｂ）の平面図に示すように、
ソース電極１６は表面全面に形成されるのではなく、層
間絶縁膜５の一部が円弧状に表面上に現れ、細い連結領
域２２の部分だけを介してオーミックコンタクト電極２
１とソース電極１６とが接続されるようになっている。
なお、連結領域２２は１例えばソース電極１６およびオ
ーミックコンタクト電極２１と同一材質、同一膜厚で形
成されている。また、１０２はゲート電極４のエツジ部
分である。
ーミックコンタクト電極２１と同一材質、同一膜厚で形
成されている。また、１０２はゲート電極４のエツジ部
分である。
次に、第４図に基づいて作用を説明する。
第４図は、本実施例の縦型パワーＭＯＳトランジスタの
１セル分を拡大した平面図である。
１セル分を拡大した平面図である。
第４図において、１０１は、ゲート電極エツジ１０２（
第３図のゲート電極４のエツジ部分）上に発生したＰＳ
Ｇステップ力バレバレッジ不良領域記第３図の１００に
相当）を示している。このＰＳＧステップ力バレバレッ
ジ不良領域１０１通常はゲート電極エツジ１０２上の一
部にのみ発生する。
第３図のゲート電極４のエツジ部分）上に発生したＰＳ
Ｇステップ力バレバレッジ不良領域記第３図の１００に
相当）を示している。このＰＳＧステップ力バレバレッ
ジ不良領域１０１通常はゲート電極エツジ１０２上の一
部にのみ発生する。
仮りに、前記第３図に示したごとき従来例のソース電極
の構成、すなわち全面にソース電極を形成した構成であ
れば、上記第４図に示すようなＰＳＧステップ力バレバ
レッジ不良領域１０１生した場合には、確実にソース・
ゲート間のショートを引き起こし、そのセルは不良とな
る。そのため、そのようなセルが数千〜数万個並列に接
続されて集蹟化された縦型パワーＭＯＳトランジスタの
チップは、上記のごとき１個のセルの不良のために全体
が不良品となってしまう。
の構成、すなわち全面にソース電極を形成した構成であ
れば、上記第４図に示すようなＰＳＧステップ力バレバ
レッジ不良領域１０１生した場合には、確実にソース・
ゲート間のショートを引き起こし、そのセルは不良とな
る。そのため、そのようなセルが数千〜数万個並列に接
続されて集蹟化された縦型パワーＭＯＳトランジスタの
チップは、上記のごとき１個のセルの不良のために全体
が不良品となってしまう。
それに対して本実施例による電極構成においては、ソー
ス電極１６とオーミックコンタクト領域２１とが層間絶
縁膜５で分けられており、ゲート電極エツジ１０２のう
ち極く一部のみが連結領域２２とクロスするようになっ
ているため、ＰＳＧステップ力バレバレッジ不良領域１
０１結領域２２とが接触してソース・ゲート間ショート
になる確率は、従来に比べ格段に減少する。そしてこの
連結領域２２の幅が細い程ソース・ゲート間ショートに
なる確率は低下する。
ス電極１６とオーミックコンタクト領域２１とが層間絶
縁膜５で分けられており、ゲート電極エツジ１０２のう
ち極く一部のみが連結領域２２とクロスするようになっ
ているため、ＰＳＧステップ力バレバレッジ不良領域１
０１結領域２２とが接触してソース・ゲート間ショート
になる確率は、従来に比べ格段に減少する。そしてこの
連結領域２２の幅が細い程ソース・ゲート間ショートに
なる確率は低下する。
次に、第５図は、本発明の第２の実施例図であり、（ａ
）はＢ−Ｂ’断面図、（ｂ）は平面図を示す。
）はＢ−Ｂ’断面図、（ｂ）は平面図を示す。
この実施例は、前記第１図に示した第１の実施例と基本
的には同じ構成を有している。しかし、本実施例におい
ては、連結領域４２の膜厚が異なっている。すなわち、
前記第１図の実施例においては、連結領域２２はソース
電極１６およびオーミックコンタクト電極２１と同一材
質、同一膜厚で形成されているが１本実施例の場合は、
連結領域４２はソース電極３６やオーミックコンタクト
電極４１よりも薄い膜厚となっている。
的には同じ構成を有している。しかし、本実施例におい
ては、連結領域４２の膜厚が異なっている。すなわち、
前記第１図の実施例においては、連結領域２２はソース
電極１６およびオーミックコンタクト電極２１と同一材
質、同一膜厚で形成されているが１本実施例の場合は、
連結領域４２はソース電極３６やオーミックコンタクト
電極４１よりも薄い膜厚となっている。
上記のように、連結領域４２の膜厚を薄くすることによ
り、連結領域４２の幅を微細化するのがより容易になり
、そのためソース・ゲート間シ３−トによる不具合発生
の確率をより減少させることが可能となる。また、この
連結領域４２の材質は、ソース電極３６およびオーミッ
クコンタクト電極４１と同一にする必要はない。
り、連結領域４２の幅を微細化するのがより容易になり
、そのためソース・ゲート間シ３−トによる不具合発生
の確率をより減少させることが可能となる。また、この
連結領域４２の材質は、ソース電極３６およびオーミッ
クコンタクト電極４１と同一にする必要はない。
次に、第６図は本発明の第３の実施例図であり。
断面図およびコンタクト連結電極の平面図を示す。
この実施例においては、薄いコンタクト連結電極８１を
形成した後、その上に一部を除いて第２の層間絶縁膜８
２を形成し、その上の全面にソース電極７Ｇを形成して
いる。なお、コンタクト連結電極８１の平面図形は、図
示のごとく、前記第４図のオーミックコンタクト電極２
１と連結領域２２とを合わせた形状にソース電極への接
続領域８３を加えた形状となっている。この場合、コン
タクト連結電極８１は、前記第１及び第２の実施例に示
されているオーミックコンタクト電極と連結領域との２
つの役割を果たしていることになる。
形成した後、その上に一部を除いて第２の層間絶縁膜８
２を形成し、その上の全面にソース電極７Ｇを形成して
いる。なお、コンタクト連結電極８１の平面図形は、図
示のごとく、前記第４図のオーミックコンタクト電極２
１と連結領域２２とを合わせた形状にソース電極への接
続領域８３を加えた形状となっている。この場合、コン
タクト連結電極８１は、前記第１及び第２の実施例に示
されているオーミックコンタクト電極と連結領域との２
つの役割を果たしていることになる。
以上説明してきたように、この発明によれば、縦型パワ
ーＭＯ５＋−ランジスタにおけるソース・ゲート間ショ
ートの原因となるゲート電極エツジ上の電極部分を極力
小さくする構成としたため。
ーＭＯ５＋−ランジスタにおけるソース・ゲート間ショ
ートの原因となるゲート電極エツジ上の電極部分を極力
小さくする構成としたため。
ゲート・ソース間のショートの発生確率を大幅に減少さ
せることが出来、それによって歩留まりの大幅な向上を
図ることができる、という効果が得られる。
せることが出来、それによって歩留まりの大幅な向上を
図ることができる、という効果が得られる。
また、実効的なソース電極の面積が減少するため、ソー
ス・ゲート間の寄生容量を減少させることが出来るので
、従来より１−ランジスタの高速動作を可能にすること
が出来る。
ス・ゲート間の寄生容量を減少させることが出来るので
、従来より１−ランジスタの高速動作を可能にすること
が出来る。
第１図は本発明の第１の実施例の断面図および平面図、
第２図は従来装置の一例の断面図、第３図は従来装置の
部分拡大断面図、第４図は本発明の詳細な説明するため
の部分拡大平面図、第５図は本発明の第２の実施例の断
面図および平面図、第６図は本発明の第３の実施例の断
面図および平面図である。 〈符号の説明〉 １・・・ソース領域 ２・・・チャネル形成領
域３・・・ゲート酸化膜 ４・・・ゲート電極５
・・・層間絶縁膜 ６・・・ソース電極７・・
・ドレイン領域 ８・・・高濃度ｎ＋基板９・・
・ドレイン電極 １０・・・高濃度Ｐ十領域１６
・・・ソース電極 ２１・・・オーミックコンタクト電極 ２２・・・連結領域 １０２・・・ゲート電極エツジ
第２図は従来装置の一例の断面図、第３図は従来装置の
部分拡大断面図、第４図は本発明の詳細な説明するため
の部分拡大平面図、第５図は本発明の第２の実施例の断
面図および平面図、第６図は本発明の第３の実施例の断
面図および平面図である。 〈符号の説明〉 １・・・ソース領域 ２・・・チャネル形成領
域３・・・ゲート酸化膜 ４・・・ゲート電極５
・・・層間絶縁膜 ６・・・ソース電極７・・
・ドレイン領域 ８・・・高濃度ｎ＋基板９・・
・ドレイン電極 １０・・・高濃度Ｐ十領域１６
・・・ソース電極 ２１・・・オーミックコンタクト電極 ２２・・・連結領域 １０２・・・ゲート電極エツジ
Claims (1)
- ドレインとして働く第１導電型の半導体基板内に形成
された第２導電型のチャネル形成領域と、該チャネル形
成領域内に形成された第１導電型のソース領域と、該チ
ャネル形成領域の表面上に絶縁膜を介して上記ソース領
域と半導体基板との双方にまたがって形成されたゲート
電極と、該ゲート電極を覆うように形成された層間絶縁
膜と、それらの上に形成されたソース電極とを備えた縦
型パワーＭＯＳトランジスタにおいて、上記ソース領域
およびチャンネル形成領域にオーミックコンタクトを取
るオーミックコンタクト電極と、該オーミックコンタク
ト電極と上記ソース電極とを接続する細い架け橋状の連
結領域とを備え、上記ソース領域およびチャンネル形成
領域と上記ソース電極とを上記の連結領域を介して接続
したことを特徴とする縦型パワーＭＯＳトランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049657A JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
| US07/318,569 US4972240A (en) | 1988-03-04 | 1989-03-03 | Vertical power MOS transistor |
| DE3906909A DE3906909A1 (de) | 1988-03-04 | 1989-03-03 | Vertikaler mos-leistungstransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049657A JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225167A true JPH01225167A (ja) | 1989-09-08 |
| JP2500807B2 JP2500807B2 (ja) | 1996-05-29 |
Family
ID=12837256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049657A Expired - Lifetime JP2500807B2 (ja) | 1988-03-04 | 1988-03-04 | 縦型パワ―ｍｏｓトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4972240A (ja) |
| JP (1) | JP2500807B2 (ja) |
| DE (1) | DE3906909A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
| US5506421A (en) * | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
| US5894150A (en) * | 1997-12-08 | 1999-04-13 | Magepower Semiconductor Corporation | Cell density improvement in planar DMOS with farther-spaced body regions and novel gates |
| DE19935100B4 (de) * | 1999-07-27 | 2004-10-28 | Infineon Technologies Ag | Halbbrückenkonfiguration |
| JP4666708B2 (ja) * | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
| DE102004048278B3 (de) * | 2004-10-05 | 2006-06-01 | X-Fab Semiconductor Foundries Ag | Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind |
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