JPH01212122A - パルス幅変調器 - Google Patents
パルス幅変調器Info
- Publication number
- JPH01212122A JPH01212122A JP3672788A JP3672788A JPH01212122A JP H01212122 A JPH01212122 A JP H01212122A JP 3672788 A JP3672788 A JP 3672788A JP 3672788 A JP3672788 A JP 3672788A JP H01212122 A JPH01212122 A JP H01212122A
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- Japan
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- pulse width
- counter
- output
- clocks
- bits
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- Pending
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- 238000005070 sampling Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
使用する素子の最高動作速度で制菌されるパルス幅変調
の分解能を、位相のずれた複数のクロックを用いること
で向上させる。
の分解能を、位相のずれた複数のクロックを用いること
で向上させる。
本発明は高い分解能を有するパルス幅変調器に関する。
パルス幅変調器は第４図に示すようにＰＣＭ（パルス符
号変ｍ”） −ＰＷＭ （パルス幅変調）変換器１と、
その正負の出力に基づき振幅が変化する両極性のパルス
を出力するスイッチングアンプ２と、その出力をアナロ
グ波形に変換するローパスフィルタ３とからなる。
号変ｍ”） −ＰＷＭ （パルス幅変調）変換器１と、
その正負の出力に基づき振幅が変化する両極性のパルス
を出力するスイッチングアンプ２と、その出力をアナロ
グ波形に変換するローパスフィルタ３とからなる。
第５図は動作原理図で、（ａ）はアナログ信号とそれに
対応するＰＷＭ信号を示している。ＰＣＭ信号はこのア
ナログ信号をサンプリングして符号化したものである。
対応するＰＷＭ信号を示している。ＰＣＭ信号はこのア
ナログ信号をサンプリングして符号化したものである。
同図（ｂ）はサンプリング信号とＰＷＭ信号を示してお
り、サンプリング点での振幅が大きいほどＰＷＭ信号の
パルス幅は長くなる。
り、サンプリング点での振幅が大きいほどＰＷＭ信号の
パルス幅は長くなる。
第６図は従来のＰＣＭ−ＰＷＭ変換器１の構成図で、１
１はアナログ入力をサンプリングするサンプルホールド
（Ｓ／Ｈ）回路、１２はその出力をデジタル値に変換す
るＡ／Ｄ変換器、１３はＡ／Ｄ変換されたデジタル値を
保持するラッチ回路、１４はクロック発生器、１５はそ
の出力を分周する分周器、１６はタイミング制御回路、
１７は外部からのデジタル入力（ＰＣＭデータ）を取込
むラッーチ回路である。
１はアナログ入力をサンプリングするサンプルホールド
（Ｓ／Ｈ）回路、１２はその出力をデジタル値に変換す
るＡ／Ｄ変換器、１３はＡ／Ｄ変換されたデジタル値を
保持するラッチ回路、１４はクロック発生器、１５はそ
の出力を分周する分周器、１６はタイミング制御回路、
１７は外部からのデジタル入力（ＰＣＭデータ）を取込
むラッーチ回路である。
Ａ／Ｄ変換器１２は第５図（Ｃ）のように例えば１２ビ
ツトの分解能を持つ。その最上位ビン）ＭＳＢは符号ビ
ットで、それを除く１１ビツトがＣＯＢ （コンプリメ
ンタリ・オフセット・バイナリ）データである。１９は
ＣＯＢデータをＭＳＢで絶対値データｌ ＣＯＢ ｌに
符号変換するＥＯＲゲート、２０はこのＥＯＲゲート１
９の出力をロードしてクロックＣＬＫでダウンカラ、ン
卜するカウンタである。このカウンタ２０のキャリー（
又はボロー）出力はセットしたデータに比例する時間の
経過後に発生する。２１はサンプリングパルスでセット
され、カウンタ２０のキャリー出力でリセツトされるフ
リップフロップ（ＦＦ）である。従って、このＦＦ２１
の出力はアナログ入力の振幅に対応するパルス幅となる
。このＦＦ２１の出力はＭＳＢの値によってゲート２２
．２３の一方を通り、＋または−の出力となる。
ツトの分解能を持つ。その最上位ビン）ＭＳＢは符号ビ
ットで、それを除く１１ビツトがＣＯＢ （コンプリメ
ンタリ・オフセット・バイナリ）データである。１９は
ＣＯＢデータをＭＳＢで絶対値データｌ ＣＯＢ ｌに
符号変換するＥＯＲゲート、２０はこのＥＯＲゲート１
９の出力をロードしてクロックＣＬＫでダウンカラ、ン
卜するカウンタである。このカウンタ２０のキャリー（
又はボロー）出力はセットしたデータに比例する時間の
経過後に発生する。２１はサンプリングパルスでセット
され、カウンタ２０のキャリー出力でリセツトされるフ
リップフロップ（ＦＦ）である。従って、このＦＦ２１
の出力はアナログ入力の振幅に対応するパルス幅となる
。このＦＦ２１の出力はＭＳＢの値によってゲート２２
．２３の一方を通り、＋または−の出力となる。
入力が既に符号化されたＰＣＭデータの場合はセレクト
スイッチ１８でランチ回路１７の出力を選べばよい。
スイッチ１８でランチ回路１７の出力を選べばよい。
従来のパルス幅変調器の分解能を決定するのは、第６図
のダウンカウンタ（バイナリカウンタ）２０の最高動作
周波数（ｆ ＩＩＩａｘ ）である。何故ならば、バッ
ファやインバータその他の基本的なゲー） （ＯＲ，Ａ
ＮＤ等）ＩＣに比べ、バイナリカウンタ等の複雑な動作
をするロジックＩＣの方がｆ ＩＩＩａｘが低い（例え
ば、前者が１４２ＭＨｚのとき、後者は３２ＭＨｚ）た
めである。
のダウンカウンタ（バイナリカウンタ）２０の最高動作
周波数（ｆ ＩＩＩａｘ ）である。何故ならば、バッ
ファやインバータその他の基本的なゲー） （ＯＲ，Ａ
ＮＤ等）ＩＣに比べ、バイナリカウンタ等の複雑な動作
をするロジックＩＣの方がｆ ＩＩＩａｘが低い（例え
ば、前者が１４２ＭＨｚのとき、後者は３２ＭＨｚ）た
めである。
このような分解能の限界を１ビツト向上させようとすれ
ば、クロックＣＬＫの周波数を２倍にしなければならな
いが、カウンタ２０を構成する素子の動作速度でｆ ｍ
ａｘが限定される場合には不可能なこともある。例えば
、サンプリング周波数はナイキストのサンプリング定理
により再生帯域の２倍以上必要であるから、２０ＫＨｚ
の帯域を必要とする場合、４０ＫＨｚ以上のサンプリン
グ周波数ｆｓが要求される。一方、出力のＳ／Ｎ比はサ
ンプリング時の量子化ビ・ノド数ｎにより決定されるが
、量子化ビット数ｎはサンプリング周波数ｆｓとカウン
タ２０に使用する素子の最高動作周波数ｆ ｗａｘで決
定されるので、 ｆｓ−２”＜ｆｔｎａｘ が満たされなければならない。従って、ｆｓ＝５０ＭＨ
ｚ、ｎ＝１２とするとｆ ｍａｘは１０２．４ＭＨｚ以
上必要になる。
ば、クロックＣＬＫの周波数を２倍にしなければならな
いが、カウンタ２０を構成する素子の動作速度でｆ ｍ
ａｘが限定される場合には不可能なこともある。例えば
、サンプリング周波数はナイキストのサンプリング定理
により再生帯域の２倍以上必要であるから、２０ＫＨｚ
の帯域を必要とする場合、４０ＫＨｚ以上のサンプリン
グ周波数ｆｓが要求される。一方、出力のＳ／Ｎ比はサ
ンプリング時の量子化ビ・ノド数ｎにより決定されるが
、量子化ビット数ｎはサンプリング周波数ｆｓとカウン
タ２０に使用する素子の最高動作周波数ｆ ｗａｘで決
定されるので、 ｆｓ−２”＜ｆｔｎａｘ が満たされなければならない。従って、ｆｓ＝５０ＭＨ
ｚ、ｎ＝１２とするとｆ ｍａｘは１０２．４ＭＨｚ以
上必要になる。
ここで、分解能を１ビツト上げるためにｎ＝１３にする
と、ｆ ｍａｘは２０４．８ＭＨｚ以上になり、素子に
よっては実現できないことがある。
と、ｆ ｍａｘは２０４．８ＭＨｚ以上になり、素子に
よっては実現できないことがある。
本発明は位相のずれたに種類のクロックを用いることで
、素子の動作限界を越えた分解能を実現しようとするも
のである。
、素子の動作限界を越えた分解能を実現しようとするも
のである。
第１図（ａ）は本発明の基本構成図の１つで、３０はク
ロック発生器１４の出力ＣＬＫから位相のずれた２ｋ
（＝ｍ）通りのクロックφ凰〜φｍを作成するアナログ
遅延素子等の位相シフタ、３１はＮビットのＰＣＭデー
タαの最下位ビットＬＳＢを含むにビットをデコードす
るデコーダ、２０１〜２０にはクロックφｌ〜φｍでＰ
ＣＭデータαの符号ビットを除く上位（Ｎ−に−１）ビ
ットをカウントするカウンタ、２１１〜２１ｍはそれら
のキャリー（又はボロー）出力でリセットされるＦＦ、
３２１〜３２ｍはデコーダ３１の出力Ｇ＋〜Ｇｍで制御
され、ＦＦ２１１〜２１ｍの出力を選択的に通過させる
アンドゲート、３３はゲート３２１〜３２ｍの出力を合
成するオアゲートである。
ロック発生器１４の出力ＣＬＫから位相のずれた２ｋ
（＝ｍ）通りのクロックφ凰〜φｍを作成するアナログ
遅延素子等の位相シフタ、３１はＮビットのＰＣＭデー
タαの最下位ビットＬＳＢを含むにビットをデコードす
るデコーダ、２０１〜２０にはクロックφｌ〜φｍでＰ
ＣＭデータαの符号ビットを除く上位（Ｎ−に−１）ビ
ットをカウントするカウンタ、２１１〜２１ｍはそれら
のキャリー（又はボロー）出力でリセットされるＦＦ、
３２１〜３２ｍはデコーダ３１の出力Ｇ＋〜Ｇｍで制御
され、ＦＦ２１１〜２１ｍの出力を選択的に通過させる
アンドゲート、３３はゲート３２１〜３２ｍの出力を合
成するオアゲートである。
位相の異なるり・ロックで駆動される複数のカウンタは
、同じ入力データに対するカウント終了信号の送出時期
がクロックの位相差の分だけずれる。
、同じ入力データに対するカウント終了信号の送出時期
がクロックの位相差の分だけずれる。
従って、この位相差を利用すれば、パルス幅にクロック
の１周期よりも小さい差を与えることができる。これは
結果的にクロックの周波数を上げ、分解能を向上させた
ことと等価である。
の１周期よりも小さい差を与えることができる。これは
結果的にクロックの周波数を上げ、分解能を向上させた
ことと等価である。
同様のことは第１図（Ｂ）に示すように、１組のカウン
タ２０とＦＦ２１だけでも実現できる。
タ２０とＦＦ２１だけでも実現できる。
この場合はクロックφ１〜φｍの１つをデコーダ３１の
出力Ｇ１〜Ｇｍで選択すればよい。ゲート３２１〜３２
ｍと３３はその様な配置になっている。このときのカウ
ンタ２０の動作は■、■、・・・・・・［相］に示すよ
うに、クロックφＩ、φ２、・・・・・・φ−の位相差
を持つので、ＦＦ２１の出力の立下りにその位相差に応
じた時間差が現われる。これは第１図（Ａ）の場合と同
じである。
出力Ｇ１〜Ｇｍで選択すればよい。ゲート３２１〜３２
ｍと３３はその様な配置になっている。このときのカウ
ンタ２０の動作は■、■、・・・・・・［相］に示すよ
うに、クロックφＩ、φ２、・・・・・・φ−の位相差
を持つので、ＦＦ２１の出力の立下りにその位相差に応
じた時間差が現われる。これは第１図（Ａ）の場合と同
じである。
尚、ＰＣＭデータβのように絶対値を示すものであれば
ＭＳＢは符号ビットではないので、このような場合はカ
ウンタ２０１〜２０ｍ又はカウンタ２０へはＭＳＢを含
めた上位（Ｎ−Ｋ）ビットをセントするようにする。
ＭＳＢは符号ビットではないので、このような場合はカ
ウンタ２０１〜２０ｍ又はカウンタ２０へはＭＳＢを含
めた上位（Ｎ−Ｋ）ビットをセントするようにする。
第２図は第１図（Ａ）に対応した本発明の一実施例で、
１８０°位相のずれた２つのクロックＣＬＫ、ＣＬＫを
用いる例である。この場合の位相シフタ３０はクロック
ＣＬＫを反転させるインバータだけで構成できる。また
デコーダ３１はＥＯＲゲート１９の出力からＬＳＢを取
出すラインで実現できる。
１８０°位相のずれた２つのクロックＣＬＫ、ＣＬＫを
用いる例である。この場合の位相シフタ３０はクロック
ＣＬＫを反転させるインバータだけで構成できる。また
デコーダ３１はＥＯＲゲート１９の出力からＬＳＢを取
出すラインで実現できる。
２０１．２０２はＥＯＲゲート１９の出力をセントされ
、クロックＣＬＫ、ＣＬＫでダウンカウントするカウン
タである。２１１．２１２はＤタイプのＦＦである。Ｐ
ＣＭ入力やＡ／Ｄ変換器１２の出力は１ビツト増加して
１３ビツトになっている。但し、カウンタ２０１，２０
２へはＭＳＢとＬＳＢを除く１１ビツトしかセットされ
ない。
、クロックＣＬＫ、ＣＬＫでダウンカウントするカウン
タである。２１１．２１２はＤタイプのＦＦである。Ｐ
ＣＭ入力やＡ／Ｄ変換器１２の出力は１ビツト増加して
１３ビツトになっている。但し、カウンタ２０１，２０
２へはＭＳＢとＬＳＢを除く１１ビツトしかセットされ
ない。
ＭＳＢはＥＯＲゲート１９で使用され、ＬＳＢはアンド
ゲート３２で使用される。
ゲート３２で使用される。
ＦＦ２１２の出力（ｂ）はＬＳＢ＝Ｏ（偶数データ）の
ときはゲート３２を通過できない。このときオアゲート
３３の出力はＦＦ２１１の出力（ａ）だけになる。これ
に対し、ＬＳＢ＝１ （奇数データ）のときはＦＦ２
１２の出力伽）がゲート３２を通過し、オアゲート３３
でＦＦ２１１の出力（ａ）と合成される。このようにし
て分解能が１ビツト改善される。
ときはゲート３２を通過できない。このときオアゲート
３３の出力はＦＦ２１１の出力（ａ）だけになる。これ
に対し、ＬＳＢ＝１ （奇数データ）のときはＦＦ２
１２の出力伽）がゲート３２を通過し、オアゲート３３
でＦＦ２１１の出力（ａ）と合成される。このようにし
て分解能が１ビツト改善される。
第３図は動作波形図で、カウント出力（ａ） （ｂ）は
カウンタ２０１．２０２の出力であり、また単なる出力
（ａ） （ｂ）はＦＦ２１１，２１２の出力である。カ
ウント出力（ａｌ （ｂ）はＬＳＢが０と１でクロック
ＣＬＫの半周期分の差がある。この差が分解能になる。
カウンタ２０１．２０２の出力であり、また単なる出力
（ａ） （ｂ）はＦＦ２１１，２１２の出力である。カ
ウント出力（ａｌ （ｂ）はＬＳＢが０と１でクロック
ＣＬＫの半周期分の差がある。この差が分解能になる。
これは第７図の従来例に比べて２倍の分解能である。第
７図のカウント出力（ａ）（ａ’）は同じカウンタ２０
の出力である。
７図のカウント出力（ａ）（ａ’）は同じカウンタ２０
の出力である。
尚、本実施例ではＮビットのＰＣＭデータのうち、ＭＳ
Ｂを符号ビットとして使用するものについて、カウンタ
にＭＳＢを除く上位（Ｎ−に−１）（ットをセットする
例を示したが、１２ピントのＰＣＭデータを正又は負の
みの情報とすれば即ち符号ビットを持たないデータでは
ＭＳＢは符号ビットではないので、カウンタにはＭＳＢ
を含んだ上位（Ｎ−Ｋ）ピントの値をセットするように
する。ただし、この場合はＮ＝１２であるのでカウンタ
にセットされるデータは１１ビツトである。
Ｂを符号ビットとして使用するものについて、カウンタ
にＭＳＢを除く上位（Ｎ−に−１）（ットをセットする
例を示したが、１２ピントのＰＣＭデータを正又は負の
みの情報とすれば即ち符号ビットを持たないデータでは
ＭＳＢは符号ビットではないので、カウンタにはＭＳＢ
を含んだ上位（Ｎ−Ｋ）ピントの値をセットするように
する。ただし、この場合はＮ＝１２であるのでカウンタ
にセットされるデータは１１ビツトである。
以上述べたように本発明によれば、入力データをカウン
トするカウンタの使用素子の最高動作周波数による限界
を越えた分解能を実現できる利点がある。
トするカウンタの使用素子の最高動作周波数による限界
を越えた分解能を実現できる利点がある。
第１図は本発明の原理構成図、
第２図は本発明の実施例を示す構成図、第３図−はその
動作を示すタイムチャート、第４図はパルス幅変調器の
概略構成図、第５図はパルス幅変調の原理図、 第６図は従来のＰＣＭ−ＰＷＭ変換器の構成図、第７図
はその動作を示すタイムチャートである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ５１トヘ気壷ヨＲ
動作を示すタイムチャート、第４図はパルス幅変調器の
概略構成図、第５図はパルス幅変調の原理図、 第６図は従来のＰＣＭ−ＰＷＭ変換器の構成図、第７図
はその動作を示すタイムチャートである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ５１トヘ気壷ヨＲ
Claims (1)
- 【特許請求の範囲】 １、サンプリング周期でセットされるＮビットの入力デ
ータの符号ビットを除く上位（Ｎ−Ｋ−１）ビット又は
上位（Ｎ−Ｋ）ビットの値をカウントするカウンタと、
サンプリング周期でセットされ、且つ該カウンタのカウ
ント終了出力でリセットされるフリップフロップとを複
数組設け、各カウンタを位相の異なる２＾ｋ通りのクロ
ックで駆動すると共に、該入力データのＬＳＢを含む下
位にビットをデコードした出力で各フリップフロップの
出力を選択的に合成して１つのパルス幅変調された出力
に変換するようにしてなることを特徴とするパルス幅変
調器。 ２、サンプリング周期でリセットされるＮビットの入力
データの符号ビットを除く上位（Ｎ−Ｋ−１）ビット又
は上位（Ｎ−Ｋ）ビットの値をカウントするカウンタと
、サンプリング周期でセットされ、且つ該カウンタのカ
ウント終了出力でセットされるフリップフロップとを設
け、位相の異なる２＾ｋ通りのクロックの１つを該入力
データのＬＳＢを含む下位Ｋビットをデコードした出力
で選択して該カウンタを駆動することにより、該フリッ
プフロップからパルス幅変調された出力を得るようにし
てなることを特徴とするパルス幅変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3672788A JPH01212122A (ja) | 1988-02-19 | 1988-02-19 | パルス幅変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3672788A JPH01212122A (ja) | 1988-02-19 | 1988-02-19 | パルス幅変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212122A true JPH01212122A (ja) | 1989-08-25 |
Family
ID=12477767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3672788A Pending JPH01212122A (ja) | 1988-02-19 | 1988-02-19 | パルス幅変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092670A (ja) * | 2006-10-02 | 2008-04-17 | Hitachi Computer Peripherals Co Ltd | Ｐｗｍ信号生成回路およびそれを備えた電源装置 |
-
1988
- 1988-02-19 JP JP3672788A patent/JPH01212122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092670A (ja) * | 2006-10-02 | 2008-04-17 | Hitachi Computer Peripherals Co Ltd | Ｐｗｍ信号生成回路およびそれを備えた電源装置 |
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