JPH01211399A - スキャン機能付きダイナミックシフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明はＬＳＩに係り、特にカスタムＬＳＩに関するも
のである。

（従来の技術） ＬＳＩ中のダイナミックシフトレジスタとしては一般に
第７図（ａ）のようなものが知られている。このダイナ
ミックシフトレジスタは、第１゜第２記憶回路部１．３
が直列に接続されていて、この第１記憶回路部１の第１
入力端５にはデータ入力信号りが入力され、第１出力端
７にはこの第２記憶回路部３の第２入力端９が接続され
、この第２記憶回路部３の第２出力端１１はＬＳＩの内
部組合せ回路に出力信号Ｑとして接続される。前記第１
記憶回路部１の第１クロックの信号入力端１３には第１
クロック信号φが入力され、第１ｂクロック信号入力端
１５には前記第１クロック信号φの反転電位を有する第
１クロック信号ｉが入力され、前記第１クロック信号φ
が第ルベル（Ｌ−０）の場合に、前記第１出力端７より
前記データ入力信号に対応した信号が出力される。前記
第２記憶回路部３の第２ｂクロック信号入力端１７には
第１クロック信号１が入力され、第２ａのクロック信号
Δカ端１９には前記第１クロック、信号■の反転７ｄ位
を存する第１クロック信号φが人力され、前記第１クロ
ック信号１が第ルベル（Ｌ−０）の場合に前記第２出力
端１１よりこの第２記憶回路部３の前記第２入力端９に
入力される信号に対応する信号が出力される。

前記第１記憶回路部１は前記第１入力端５に入力側が接
続され、Ｎチャネルトランジスタ及びＰチャネルトラン
ジスタを存するトランスフ、−グー ゲートより成る第１スイッチ２１と、このスイッヘ チ２１の出力端２３に一端２５が接続され、他端２７が
基準電位に接続（接地）される第１コンデンサ２９と、
この第１コンデンサの２９の前記−端２５に入力端３１
が接続され、入力電位の反転が゛ 電位李出力される出力側が前記第１出力端７に接続され
るインバータ回路３３とを備えている。前記第２記憶回
路部３はこの第１記憶回路部１と同一に構成される。

このダイナミックシフトレジスタの動作は前記第１．第
２記憶回路部１．３中の前記第１ａ＋ｂｓ第２ａ、ｂり
０７り信号入力端１３．ｉ５，１７゜１９に第ルベル（
Ｌ−０）の第１クロック信号φ及び第２レベル（Ｈ−１
）の第１クロック信号アが入力される場合に、前記ｆｆ
１ｌ記憶回路部１中の前記第１スイッチ２１がオンの状
態となり、前記データ入力信号りに対応した信号が前記
第１コンデンサ２９に記憶され、前記第２記憶回路部３
中のＭ２スイッチ３５はオフの状態となり・前記第１コ
ンデンサ２９に記憶された出力信号が出力される。又、
前記第１．第２記憶回路部１．３中の前記第１ａ、ｂ、
第２ａ、ｂクロック信号入力端１３．１５．１７．１９
に第２レベル（Ｈ−１）の第１クロック信号φ及び第ル
ベル電位（Ｌ−０）の第１クロック信号７が入力される
場合には、前記第１記憶回路部１中の前記第１スイッチ
２１はオフの状態となり、前記第２記憶回路部３中の前
記第２スイッチ３５はオンの状態となり、前記第１コン
デンサ２７に蓄積された電気信号が第１インバータ回路
で電位が反転されて、前記第２スイッチ３５の入力端に
人力され、この人力信号に対応する電気信号が出力側か
ら出力され、第２インバータ回路３７で電位が反転され
て、前記第２出力端１１より前記データ入力信号りに対
応したデータ出力信号Ｑが出力される。

このように従来のダイナミックシフトレジスタは前記￥
Ｓ１及び第２コンデンサ２９．３９に蓄えられた電荷が
リークなどによって消失しない程度の周期で、入力され
るクロック信号の電位を変化させることで、前記第１及
び第２スイッチ２１゜３５が開閉されて動作が行なわれ
る。

第７図（ｂ）は第７図（ａ）と同様の動作を行なうクロ
ックドインバータを用いたダイナミックシフトレジスタ
であり、第１記憶回路部１と第２記憶２つのＮチャネル
トランジスタ４５．４７４／１２’ブが直列に接続され
、入力端が前記第１記憶回路部１の入力端５に接続され
るクロックドインバータ４９とこのクロックドインバー
タ４９の出力側に一端２５が接続され、他端２７が接地
されている第１コンデンサ２９とを備え、この第１コン
デンサ２９の前記一端２５は前記第１記憶回路部１の第
１出力端７に接続されている。第２記憶回路部３は前記
第１記憶回路部１と同様の構成を備えている。前記クロ
ックドインバータ４９はソースが正電源電位に接続され
、ゲートが前記クロックドインバータ４９の入力端５に
接続される第１Ｐチヤネルトランジスタ４１と、この第
１Ｐチヤネルトランジスタ４１のドレインにソースが接
続され、ゲートにクロック信号φが入力され、ソースが
前記クロックドインバータ４９の出力側に接続される。

第２Ｐチヤネルトランジスタ４３と、ソースが基準電位
に接続され（接地され）、ゲートが前記クロックドイン
バータ４９の入力端５に接続される第１Ｎチヤネルトラ
ンジスタ４５と、この第１Ｎチヤネルトランジスタ４５
のドレインにソースが接続され、このクロックドインバ
ータ４９の出力側にドレインが接続され、ゲートにクロ
ック。

信号７が入力される第２Ｎチヤネルトランジスタ４７と
を備えている。前記第２記憶回路部３中のクロックドイ
ンバータ４９は前、２第１記憶回路部１中のクロックド
インバータと、前記第２Ｐチヤネル、Ｎチャネルトラン
ジスタ４３．４７のゲートに入力されるクロック信号φ
、７の位置が入れかわっている点が異なるように構成さ
れる。

第７図（ａ）のダイナミックシフトレジスタのテストは
前記第１及び第２スイッチ２１．３５と、前記第１及び
第２コンデンサ２９．３９と、前記第１及び第２インバ
ータ３３．３７とが正常に動作するかの検査であり、第
７図（ｂ）のダイナミックシフトレジスタのテストは、
前記第１及び第２クロックドインバータ４９と、前記第
１及び第２コンデンサ２９．３９とが正常に動作するが
の検査である。

第７図（ａ）（ｂ）のダイナミック・シフトレジスタの
テストは規定のクロック周期で、前記第１入力端５にデ
ータ入力を行なって、前記第２出力端１１より正常な結
果が出力されているかを確認することで行なわれる。こ
のような方法で、このレジスタを多数使用したＬＳＩを
テストするには、このＬＳＩの外部からのデータ入力の
設定のためにプログラム設計を行°なわなければならな
いので難しく、且つテスト結果の出力がこのＬＳＩ外部
に簡単に出力されないために非常に困難となっている。

又、クロック信号が停止している状態では、貫通電流が
流れ、消費電流が増大するために、ＣＭＯＳで回路を構
成した場合に必要な前記ＣＭＯＳ中のトランジスタの物
理的異常検査である静的消費電流の測定が不可能であっ
た。尚、消費電流の増大は前記ＣＭＯＳ中のトランジス
タだけではなくＬＳＩパッケージにも負担をかけるので
、多数のダイナミックシフトレジスタを使用した高集積
ＬＳＩではクロック信号を停止してＬＳＩを使用するこ
とが困難な状況にある。

（発明が解決しようとする課題） 上述したように従来のダイナミックレジスタでは、ＬＳ
Ｉ外部からのテスト入力信号の作成が非常に困難であっ
た。

本発明の目的とするところは、上記課題を解決するため
にダイナミックシフトレジスタのテストを容易化するこ
とである。

［発明の構成］ （課題を解決するための手段） この発明によるダイナミックシフトレジスタは、開閉す
るスイッチと、電荷を蓄えることで電気信号を記憶する
コンデンサと、入力を反転して出力するインバータとか
ら成る記憶回路が２つ接続して構成されるシフトレジス
タが、相互に前記コンデンサを共有しあって、接続され
ることで構成される。このダイナミックシフトレジスタ
では、電気信号を複数の経路から制御することが可能で
ある。

（作用） このように構成されたものにおいては、コンデンサが複
数の経路から、制御できることで前記コンデンサに蓄え
られる電気信号の入出力が容易となった。

（実施例） 以下ピ図面に示した実施例に基づいて本発明の詳細な説
明する。

第１図（ａ）は本発、明、の一実施例を示すＬＳＩ中に
存在するダイナミックシフトレジスタである。

このダイナミックシフトレジスタは第１．第２記憶回路
部１．３が直列に接続され、さらに第３゜第４記憶回路
部５１．５３が直列に接続され、前記第２記憶回路部３
は前記第３記憶回路部５１に接続され、一部分を共有し
ている。前記第１記憶回路部１の第１入力端５にはデー
タ入力信号りが入力され、第１出力端７には前記第２記
憶回路部３の第２入力端９が接続され、この第２記憶回
路部３の第２出力端１１はＬＳＩ内部の組合せ回路（図
示せず）に出力信号Ｑとして接続される。前記第３記憶
回路部５１の第３入力端５５にはデータ入力信号ＳＤが
入力され、Ｔ４３出力端５７には、前記第４記憶回路部
５３の第４入力端５９が接続され、この第４記憶口路部
５３の第４出力端６１は他のダイナミックシフトレジス
タの入力端又は外部接続端子に導かれる。前記第１記ｔ
ａ口路部１の第１クロック信号入力端１３には第１クロ
ック信号φが人力され、第１ｂクロック信号入力端１５
には前記第１クロック信号φの反転電位を存する第１ｂ
ロツク信号７が入力され、前記第１クロック信号φが第
ルベル（Ｌ−０）の場合ニ、前記第１出力端７より前記
データ人力信号に対応した信号が出力される。前記第２
記憶回路部３の第２のクロック信号入力端１７には第１
クロック信号Ｔが入力され、第２ｂクロック信号入力端
１９には前記第１クロック信号７の反転電位を有する第
１クロック信号φが入力され、前記第１クロック信号￥
が第ルベル（Ｌ−０）の場合に、前記第２出力端１１よ
り、この第２記憶回路部３の前記第２入力端１１に入力
される信号に対応する信号が出力される。前記第３記憶
回路部５１は前記第２記憶回路部３と一部分が共有され
ているので、前記第２記憶回路部３の前記第２出力端１
１より出力がなされる場合、この第３出力端５７より前
記第２入力端９に゛入力される信号に対応する信号が出
力される。又、前記第３記憶回路部５１の第３クロック
信号入力端６３には第２クロック信号Ａが入力され、第
３ｂクロック信号入力端６５には前記第２クロック信号
Ａの反転電位を有する第２クロックｆｇ号Ｘが入力され
、前記第２クロク信号Ａが第ルベル（Ｌ−０）の場合に
、前記第２及び第３出力端１１．５７より、この第３入
力端５５に入力される信号に対応する信号が出力される
。又、前記第４記憶回路部５３の第４ａクロック信号入
力端６７には第３クロック信号Ｂが入力され、Ｍ　４　
ｂクロック信号入力端６９には前記第３クロック信号Ｂ
の反転電位を有する第３クロック信号１が入力され、前
記第３クロック信号Ｂが第ルベル（Ｌ−０）の場合に、
前記第４出力端６１より、この第４入力端５９に入力さ
れる信号に対応する信号を出力される。

前記第１記憶回路部１は前記第１入力端５に入力側が接
続され・、前記第１ａ、ｂクロック信号入力端を有する
トランスファーゲートより成る第１スイッチ２１と、こ
の第１スイッチ２１の出力側に一端が接続され、他端が
接地される第１コンデンサ２９と、この第１コンデンダ
２９の前記一端２５に入力端が接続され、入力電位の反
転電位が出力される出力端力（前記第１出力端７に接続
される第１インバータ３３とを備えている。前記第２゜
第３．第４記憶回路部３，５１．５３はこの第１記憶回
路部１と同一に構成される。

このダイナミックシフトレジスタの動作は前記第１．第
２記憶回路部１．３中の前記第１ａ、ｂ。

第２ｂ、ａりｏツク信号入力端１３．１５．１７゜１９
に第ルベル（Ｌ−０）の第１クロック信号φ、第２レベ
ル電位（Ｈ−１）の第１クロック信号■が入力され、且
つ、前記第３記憶回路部５１中の前記第３ａ、ｂクロッ
ク信号入力端６３゜６５に第２レベル（Ｈ−１）の第２
クロック信号Ａ及び第ルベル（Ｌ−０）の第２クロック
信号アが入力される場合、前記第１記憶回路部１中の前
記第１スイッチ２１が導通状態となり、前記データ入力
信号りに対応した信号が前記第１出力端７より出力され
、前記第１コンデンサ２９にこの出力信号の電位が記憶
される。そして、前記第２記憶回路部３中の第２スイッ
チ３５及び前記第３記憶回路部５１中の第３スイッチ７
１がオフとなり、前記第２．第３出力端１１．５７より
、前記第２記憶回路部３中の第２コンデンサ３９に記憶
された電位に応じた出力信号が出力される。更に前記第
４記憶回路部５３中の第４ａ、ｂクロック信号入力端に
第２レベルの第３クロック信号Ｂ及び第ルベルの第３ク
ロック信号Ｂが入力される場合には、前記第４スイッチ
３５はオフとなり、前記第４出力端６１より、第４記憶
回路部５３中に記憶された電位に応じた出力信号ＳＱが
出力さ３中の前記第１ａ、ｂ、第２ａ、ｂクロック信号
入力端１３，１５．１７．１９に第２レベル（Ｈ−１）
の第１クロック信号φ、第ルベル（Ｌ−０）の第１クロ
ック信号■が入力される場合には、はオフの状態となり
、前記第２記憶回路部３中の前記第２スイッチ３５はオ
ンの状態となり、前記第１コンデンサ２９に記憶された
電気信号が第１インバータ３３で電位が反転されて、前
記第２スイッチ３５の入力側に入力され、この入力信号
に対応する電気信号が出力側から出力され、第２インパ
ーク３７で電位が反転されて、前記第２出力端１１より
前記データ入力信号りに対応した出力信号Ｑが出力され
、前記第２記憶口路部３中の第２コンデンサ３９に、前
記人力信号りに応じた電気信号が記憶される。

次に、前記第１．第２記憶回路部１．３中の前記第１ａ
、ｂ、第２ｂ、ａクロック信号入力端１３．１５’、１
７．１９１：第ルベル（Ｌ−′ｏ）のＴ４１クロック信
号φ、第２レベル電位（Ｈ−１）の第１クロック信号７
が入力される場合には、前記第１記憶回ｖＷ部１中の前
記第１スイッチ２１はオンの状態となり、前期第２記憶
回路部３中の前記第２スイッチ３５はオフの状態となり
、前記データ入力信号りに対応した電位は前記第１記憶
回路部１中の第１コンデンサ２９に記憶される。

次に、前記第４記憶回路部５３中の前記第４ａ。

ｂクロック信号入力端６７．６９に第ルベル（Ｌ−０）
のｆｆ１３クロック信号Ｂ及び第２レベル（Ｈ−１）の
第３クロック信号１が入力される場合には、前記第４記
憶回路部５３中の第４スイッチ７３は導通の状態となり
、前記第２コンデンサ３９に蓄積されていた、電気信号
に対応する出力信号ＳＱが前記第４出力端６１より出力
され、前記第４記憶回路部５３中の前記第４コンデンサ
７９に前記第２コンデンサ３９に蓄積されていた電気信
号の反転電位が記憶される。

次に前記第４記憶回路部５３中の第４スイッチ７３の前
記第４ａ、ｂクロック信号入力端６７゜６９に第２レベ
ル（Ｈ−１）の第３クロック信号Ｂ及び第ルベル（Ｌ−
０）の第３クロック信号１が入力される場合には、前記
第４記憶回路部５３中の第４スイッチ７３は非導通の状
態となり、前記第４出力端６１からは第４コンデンサ７
９に記憶された電位の反転電位が出力される。次に前記
第３記憶回路部５１中の前記第３ａ、ｂクロック信号入
力端６３．６５に第ルベル（Ｌ−０）の第２クロック信
号Ａ及び第２レベル（Ｈ−１）の第２クロック信号Ｘが
入力される場合には、前記第３スイッチ７１は導通の状
態となり、前記第２出力端１１より、前記第３入力端５
５に入力されたデータ人力信号ＳＤに対応する出力信号
Ｑが出力され、且つ、前記第２コンデンサ３９に電位が
蓄積される。

次に前記第３スイッチ７１の前記第３ａ、ｂクロック信
号入力端６３．６５に第２レベル（Ｈ−１）の第２クロ
ック信号Ａ及び第ルベル（Ｌ−０）の第２クロック信号
Ｉが入力され、且つ、前記第４スイッチ７３の前記第４
ａ、ｂクロック信号入力端６７．６９に第ルベル（Ｌ−
０）の第３クロック信号Ｂ及び第２レベル（Ｈ−４）の
第３クロック信号１が入力される場合は、前記第３スイ
ッチ７１は非導通状態となり、且つ、前記第４スイッチ
７３は導通状態となり、前記第２コンデンサ３９に蓄積
された前記データ入力信号ＳＱに対応する電位が前記第
４出力端６１より出力される。

このように、ダイナミックシフトレジスタの機能テスト
では、前記第１入力端５に第１又は第２レベルデータ入
力信号りを入力した場合に、第１クロック信号φの状態
を設定することで、前記第２出力端１１に出力信号Ｑと
してデータ人力信号【 Ｄのデータが伝達されること、更に前記第３クロ△ ツタ信号Ｂの状態を設定することで、前記第４出力端６
１に出力信号ＳＱとしてデータ入力信号り乙 に対応したデータが伝達されること、前記第３人バ カ端５５に第１又は第２レベル電位のデータ入力信号Ｓ
Ｉを入力した場合に、第２クロック信号Ａの状態を設定
することで、前記第２出力端１１に出力信号Ｑとして、
データ入力信号ＳＩに対応しν 端６１に出力信号ＳＱとしてデータ入力信号ＳＩのデー
タが伝達されることをテストする。

△ 従って、本実施例のダイナミックシフトレジスタにおけ
る前記第３入力端５５及び前記第４出力端６１に他のダ
イナミックシフトレジスタの前記出力信号ＳＱの出力端
及び前記入力信号ＳＩの入力端が接続され、且つ前記第
２．第３クロック信号Ａ、Ｂが交互に第ルベル（Ｌ−０
）に設定されることで、前記第２コンデンサ３９に記憶
されていた前記データ入力信号ＳＩによるデータに応じ
た電気信号が他の記憶回路部にシフトされると同時に、
前記記憶回路部から新しい次のデータ入力信号ＳＩが入
力される。

すなわち、このテストサイクルが繰り返されることで、
前記第１入力端５から、前記第２出力端１１及び前記第
４出力端６１への経路、前記第３入力端５５から、前記
第２出力端１１及び前記第４出力端６１への経路が検査
できる。

尚、前記第１．第２．第３．第４スイッチ２１；３５．
７１．７３はトランスファーゲートを用いたが、Ｐチャ
ネルトランジスタ又はＮチャネルトランジスタを用いて
もよい。

第１図（ｂ）に示される本発明の別の実施例では、第１
．第２．第３．及び第４クロックドインバータ（クロッ
ク信号によってスイッチ動作を行ない、入力信号の電位
レベルが反転して出力されるインバータ）４９がＣＭＯ
Ｓ構造を存するＬＳＩに用いられている。各記憶回路部
１．，３．５１．５３中の前記各クロックドインバータ
４９はＰチャネルトランジスタ４１．４３と、Ｎチャネ
ルトランジスタ４５．４７がそれぞれ２つずつ直列に接
続されている。前記第１クロックドインバータ４９はソ
ースが正電源電位に接続され、ゲートが前記第１クロッ
クドインバータ４９の入力端５に接続される第１Ｐチヤ
ネルトラジスタ４１と、この第１Ｐチヤネルトランジス
タ４１のドレインにソースが接続され、ゲートにクロッ
ク信号φが入力され、ソースが前記第１クロックドイン
バータ４９の出力側に接続される第２Ｐチヤネルトラジ
スタ４３と、ソースが基準電源に接続され（接地され）
、ゲートが前記第１クロックドインバータ４９の入力端
５に接続される第１Ｎチヤネルトランジスタ４５と、こ
の第１Ｎチヤネルトランジスタ４５のドレインにソース
が接続され、このクロックドインバータ４９の出力側に
ドレインが接続され、ゲートにクロック信号■が入力さ
れる第２Ｎチヤネルトランジスタ４７とを備えている。

前記第２記憶回路部３中クロックドインバータハ ４９は前記第１クロックドインバータ４９と゛前記第２
Ｐチャネル、Ｎチャネルトランジスタ４３゜４７のゲー
トに人力されるクロック信゛号φ、■の位置が入れかわ
っている点が異なるように構成される。

前記第３記憶回路部５グ中の第３クロックドインバータ
４９は前記第２Ｐチヤネルトランジスタ４３のゲートに
クロック信号Ａが入力され、前記第２Ｎチヤネルトラン
ジスタ４７のゲートにクロック信号Ｘが入力されている
点が前記第１記憶回路部１中の前記第１クロックドイン
バータ４９と異なるように構成される。

前記第４記憶回路部５３中のＮ４クロックドインバータ
４９は前記第２Ｐチヤネルトランジスタ４３のゲートに
クロック信号Ｂが入力され、前記第２Ｎチヤネルトラン
ジスタ４７のゲートにクロック信号１が入力されている
点が、前記第１記憶回路部１中の前記第１クロックドイ
ンバータ４９と異なるように構成される。

前記第１．第２．第３．第４記憶回路部１．３゜５１．
５３の各コンデンサ２７，３９．７９は、各クロックド
インバータ４９の出力側に接続されていて、前記第１．
ｍ２．第３．第４記憶回路部１．３，５１．５３の接続
構造は第１図（ａ）と同様である。又、この実施例の動
作は第１図（ａ）に示される実施例と同様である。

尚、第１図（ｂ）に示されるクロックドインバータを用
いた実施例では、スイッチとインバータを組み合わせる
ことで、回路面積縮小の効果がある。

更に、特に第１図（ａ）　（ｂ）に示される実施例では
クロック信号による制御で２つの出力端から、各々２つ
の入力信号に応じた出力信号を出力でき、ＬＳＩの機能
テストが正確に行なえ、前記第２゜第４出力端１１．６
１がダイナミックシフトレジスタの外部にあることから
負荷が小さくなり、駆動能力の小さなインバータを用い
てもＬＳＩの機能テストを行なえるという効果がある。

第１図（ｅ）は第１図（ａ）（ｂ）に示される実施例の
論理記号である。次に第２図に示されるようにこの論理
記号を用いて、ＬＳＩ中での本実施例の接続関係を説明
する。第２図のように第１図に示す本発明の一実施例の
回路をＬＳ　Ｉ　８１に適用すると、前記入力信号Ｓ！
及び前記出力信号ＳＱを経路として、ダイナミックシフ
トレジスタ８３゜８５．８７が構成される。前記入力信
号り及び前記出力信号Ｑは前記ＬＳＩ８１中の組合せ回
路８９の出力又は入力バッファ−９１を介して接続され
る。又、前記ＬＳＩ８１の外部に接続されている入力端
にはクロック信号φ、Ａ、Ｂ及びデータ入力信号ＳＩが
入力され、更に入力バッファー９２を介して、前記ダイ
ナミックシフトレジスタ８３．８５．８７等に入力され
る。前記ダイナミックシフトレジスタ８７のデータ出力
信号ＳＱは出力バッファ−９４を介して前記ＬＳＩ８１
の外部出力端に出力される。

第３図に示すタイミングチャートは、第２図に示すＬＳ
Ｉのテストを説明するためのもので、まず前記第１クロ
ック信号φが第ルベルに設定された状態で前記第１記憶
回路部中の第１コンデンサ２９に蓄積された電気信号を
、前記第１クロック信号φが第２レベルに一時的に設定
されることで、前記第２出力端１１よりデータ出力信号
Ｑとして出力される。次に前記第１クロック信号φが再
び第ルベルに設定され、前記第３クロック信号Ｂが第ル
ベルに設定されると前記第２記憶回路部３中の第２コン
デンサ３９に保持された電気信号が前記第４記憶回路部
６１中の第４コンデンサ７９に転送される。

次に前記第２クロック信号Ａが第ルベルに設定され、且
つ前記第３クロック信号Ｂが第２レベルに設定されるこ
とで、外部データ入力信号ＳＩに応じたデータ出力信号
Ｑが出力され、電気信号が前記第２記憶回路部３中の第
２コンデンサ３９に保持される。

次に前記第２クロック信号Ａが第２レベルに設定され、
且つ前記第３クロック信号Ｂが第ルベルに設定されるこ
とで、前記記憶回路部３中に保持された電気信号が前記
第４出力端より出力される。

このように第２．第３クロック信号Ａ、Ｂを交互に第ル
ベルに設定するサイクルを繰り返すことで、−時的に前
記第２記憶回路部３中の第２コンデンサ３９に電気信号
であるデータが保持された後に前記第４出力端６１より
データ出力信号ＳＱとして出力される。

ダイナミックシフトレジスタの存在数相当のデータ入力
信号が伝送された後に、前記クロック信号φを第２レベ
ルに設定すると、前記組み合せ回路８９の結果が前記全
ダイナミックシフトレジスタの入力信号りから前記第２
記憶回路部３中の第２コンデンサ３９に転送される。

静的消費電流測定のためには、前記第１．第２゜第３ク
ロック信号φ、Ａ及びＢをいずれも第１に設定すること
で、前記第２インバータ３７の入力状態が前記第１及び
第２コンデンサ２９．３９の定 電荷で法まる不安定状態とはならず、貫通電流は生じな
いので、この回路は安定となり、静的消費電流の測定が
可能である。この静的消費電流の測定はトランジスタの
物理的異常の発見に有効な方法であり、特に０ＭＯ３に
おいては静的消費電流は通常きわめて小さいので、大き
い静的消費電流が測定された場合は内部トランジスタの
短絡等が予想され、容易に不良品を排除することが可能
となる。

第４図（ａ）に示す本発明の第２の実施例は、第１図（
ａ）に示す第１の実施例における第１記憶回路部ｌ中の
前記第１スイッチ２１と前記第１コンデンサ２９との間
の接続線に前記第３記憶回路部５１中の前記第３スイッ
チ７１と前記第３インバータ回路部９３の間の接続線が
接続されるように前記第１．第２．第３及び第４記憶回
路部１，３゜５１．５３が接続される。この実施例の動
作は、前記第１及び第２記憶回路部１．３の第１及び第
２スイッチ２１．３５の第１ａ及び第２ｂクロック信号
入力端１３．１９に第ルベル（Ｌ−０）の第１クロック
信号φが入力され、第１ｂ、第２８クロック信号入力端
１５．１７に第２レベル（Ｈ−１）のｍｌクロック信信
号炉入力され、第３記憶回路部５１の第３スイッチ７１
の第３ａクロック信号入力端６．３に第２レベル（Ｈ−
１）の第２クロック信号Ａが入力され、第３ｂクロック
信号入力端６５に第ルベル（Ｌ−０）の第２クロック信
号λが入力され、且つ第１記憶回路部１の第１入力端５
にデータ入力信号りが入力される場合に、前記第１記憶
回路部１中に前記データ入力信号りに応じた電気信号が
記憶される。続いて、か゛ 前記第１クロック信号φ及び蔓の重り転されると、前記
データ入力信号に応じたデータ出力信号Ｑが前記第２記
憶回路部３の第２出力端１１より出力される。続いて、
前記ｍ４ａクロック信号入力端６７に第ルベルのクロッ
ク信号Ｂが入力され、前記第４ｂクロック信号入力端６
９に第２レベルの第３クロック信号石が入力されると、
前記データ入力信号りに応じたデータ出力信号ＳＱが前
記第４記憶回路部５３の第４出力端６１より出力される
。続いて、前記第４ａクロック信号入力端６７に第２レ
ベルの第３クロック信号Ｂが入力され、且つ前記第４ｂ
クロック信号入力端６９ｔ：’第ルベルの第３クロック
信号百が入力されて、前記第４スイッチ７３は非等９通
となり、さらに前記第３スイ°ツチ７１の第３ａクロッ
ク信号入力端グ６３に第ルベルの第２クロック信号Ａが
入力され、且つ第３ｂクロック信号入力端６５に第２レ
ベルの第２クロック信号Ｘが入力されて、前記第３スイ
ッチ７１は導通となり、第３入力端５５に入力されるデ
ータ入力信号ＳＩに応じた出力信号Ｑが前記第２出力端
１１より出力され、前記第１記憶回路部１の第１コンデ
ンサ２９に電気信号が記憶される。更に、前記第３．第
４スイッチ７１．７３に入力されるクロック信号の電位
レベルが反転されて入力されると、前記第３スイッチ７
１は非導通になり、且つ前記第４スイッチ７３は導通と
なって、前記第３入力端５５に入力されたデータ入力信
号に応じたデータ出力信号ＳＱが第４出力端６１より出
力される。このように、２つの入力端より異なるデータ
入力信号が入力され、クロック信号の状５態によ、て２
つの出力端から前記データ入力信号に応じたデータ出力
信号が出力されることで、前記第１図（ａ）に示される
実施例と同様の効果がある。

第４図（ｂ）に示されるクロックドインバータを用いた
第４図（ａ）と同様の動作を行なう実施例も第４図（ａ
）に示される実施例と同様の効果がある。

又、特に前記第２．第４出力端１１．６１がダイナミッ
クシフトレジスタの外部にあることから負荷が小さくな
り駆動能力の小さなインバータを用いても機能テストを
行なえるという効果がある。

第５図（ａ）に示す実施例の構成は、第１記憶回路部１
と第２記憶回路部３とが直列に接続され、且つ′！Ｊ３
記憶回路部５１と第４記憶回路部５３とが直列に接続さ
れていて、これらの記憶回路部１゜３．５１．５３はそ
れぞれ、入力端と出力端とを有し、前記第２記憶回路部
３と前記第４記憶回路部５３は接続されている。前記第
１．第２．第３°。

及び第４記憶回路部１，３．５１．５３はそれぞれ第１
図に示す実施例とほぼ同様の構成を有するスイッチ、コ
ンデンサ、インバータを有し、前記第３記憶回路部５１
が他の記憶回路部と共有されない第３コンデンサ７９を
有し、前記第２．第４記憶回路部３．５３の第２インバ
〒り３．７及び第２コンデンサ３９が共有され、第２出
力端１１と第４出力端６１が共通となっている。

この実施例の動作は、前記第１及び第２記憶口路部１．
３の第１及び第２スイッチ２１．３５の第１８及び第２
ｂクロック信号入力端１３．１９レベル（Ｌ−０）の第
１クロック信号φが入力され、第１ｂ、第２ａクロック
信号入力端１５゜１７に第２レベル（Ｈ−１）の第１ク
ロック信号φが入力され、且つ第１記憶回路部１の第１
入力端５にデータ入力信号りが入力され、前記第１スイ
ッチ２１が導通、前記第２スイッチ３５が前記第１記憶
回路部１中に前記データ入力信号りに応じた電気信号が
記憶される。続いて、前記第１クロック信号φ及び￥の
電位が反転されると、前記データ入力信号に応じたデー
タ出力信号Ｑ及びＳＱが前記第２記憶回路部３の第２及
び第４出力端１１．６１より出力され、前記第２コンデ
ンサ３９にデータ入力信号りに応じた電気信号が記憶さ
れる。続いて、前記ｍｌスイッチ２１が導通、前記第２
スイッチ３５が非導通の状態で前記第３スイッチの１の
第３８クロック信号入力端６３１；第ルベルの第２クロ
ック信号Ａが入力され、且つｍ３ｂクロック信号入力端
６５に第２レベルのクロック信号スが入力されて、前記
第３スイッチ７１は導通となり、前記第３入力端５５に
入力されるデータ入力信号Ｓ！に応じた電気信号が前記
第３記憶回路部５１中の第１コンデンサ７９に記憶され
る。次に、前記第３ａ、ｂクロック信号入力端６３．６
５に入力されるクロック信号の電位レベルが反転されて
、前記第３スイッチは非導通となり、且つ前記第４ａク
ロック信号入力端６７に第ルベルの第３クロック信号Ｂ
が入力され、且つ前記第４ｂクロック信号入力端６９に
第２レベルの第３クロック信号百が入力されることで、
前記第４スイッチ７３は導通となり、前記第２゜第４出
力端より前記第３入力端５５に入力されたデータ入力信
号ＳＩに応じた出力信号Ｑ、ＳＱが出力され、前記第２
コンデンサ３９にデータ人力信号ＳＩに応じた電気信号
が記憶される上記のようにクロック信号によって各記憶
回路部中のスイッチが動作を行ない、出力端に２つの入
力端に入力されるデータ入力信号に応じた出力信号が出
力され、効果は第１図（ａ）に示される実施例とほぼ同
様である。

第５図（ｂ）に示されるクロックドインバータを用いた
第５図（ａ）と同様の動作を行なう実施例も第５図（ａ
）に示される実施例と同様の効果がある。

第６図（ａ）に示す実施例の構成は、第１記憶回路部１
と第２記憶回路部３とが直列に接続され、且つ第３記憶
回路部５１と第４記憶回路部５７とが直列に接続されて
いて、これらの記憶回路部１゜３．５１．５７はそれぞ
れ、入力端と出力端とを有し、前記第１記憶回路部１と
前記第４記憶回路部５３は接続されている。前記第１．
第２．第３゜及び第４記ｔａ口路部１．３．５１．５３
はそれぞれ第１図に示す実施例とほぼ同様の構成を有す
るスイッチ、コンデンサ、インバータを有し、前記第３
記憶回路部５１が他の記憶回路部と共有されない第３コ
ンデンサ９７を存し、前記第１．第４記憶回路部１，５
３のコンデンサ２９及びインバータ３３が共有され、第
１出力端７と第４出力端６１が直列に接続されている。

この実施例の動作は、前記第１及び第２記憶回路部１．
３の第１及び第２スイッチ２１．３５の第１８及び第２
ｂクロック信号入力端１３．１９に第ルベル（Ｌ−０）
のクロック信号φが入力され、第１ｂ、第２ａクロック
信号入力端１５゜１７に第２レベル（Ｈ−１）のクロッ
ク信号ｆが入力され前記第１記憶回路部１の第１入力端
５１；データ入力信号りが入力される場合に前記第４出
力端６１よりデータ入力信号りに応じたデータ出力信号
ＳＱが出力されると共に、前記第１記憶回路部１中に前
記データ入力信号りに応じた電気信号が記憶される。続
いて、前記クロック信号φ及びマのレベル電位が反転さ
れると、前記データ入力信号りに応じたデータ出力信号
Ｑが前記第２記憶回路部３の第２出力端１１よ、り出力
され、前記第２コンデンサ３９にデータ入力信号りに応
じた電気信号が記憶される。

次に、前記Ｍ３スイッチ７１．の第３ａクロック信号入
力端６３に第ルベルのクロック信号Ａが入力され、第３
ｂクロック信号入力端６５に第２レベルのクロック信号
人が入力されて、前記第３スイッチ７１は導通となり、
前記第３入力端５５にデータ入力信号ＳＩが入力されて
このデータ入力信号Ｓ１に応じた電気信号が前記第３出
力端５７より出力される。続いて、前記第３スイッチに
入力される信号のレベル電位が反転され、前記第４ａク
ロック信号入力端に第ルベルのクロック信号Ｂが入力さ
れ、前記第４ｂクロック信号入力端に第２レベルのクロ
ック信号■が入力されると、前記第３スイッチ７１は非
導通になり、且つ前記第４スイッチ７３は導通となって
、電気第４出力端６１より前記第３入力端５５に入力さ
れたデータ入力信号ＳＩに応じたデータ出力信号ＳＱが
出力され、前記第１コンデンサ２９にデータ入力信号Ｓ
Ｉに応じた電気信号が記憶される。このように、２つの
入力端より異なるデータ入力信号が入力され、クロック
信号の状態によって２つの出力端から前記データ入力信
号に応じたデータ出力信号が出力されることで、前記第
１図に示される実施例とほぼ同様の効果がある。

第６図（ｂ）に示されるクロックドインバータを用いた
第６図（ａ）と同様の動作を行なう実施例も第６図（ａ
）に示される実施例と同様の効果がある。

以上のように、本発明の各実施例においては、ダイナミ
ックシフトレジスフ及び組合せ回路のテストが容易とな
る。又、クロック信号が停止している状態で、ＬＳＩが
使用可能となり、ＣＭｏ５中のトランジスタの物理的異
常を検査するための静的消費電流の測定も可能になる。

尚、本発明は、本実施例と同じ動作をする４つの記憶回
路から構成されるものであれば、本実施例以外の構成で
も本発明のスキャン機能付きダイナミックシフトレジス
タはＬＳＩに組み込むことで、ＬＳＩ全体の機能テスト
を容易に行なうことを可能にする。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例を示すスキャン機能
付きダイナミックレジスタの構成図であり、第１図（ｂ
）は第１図（ａ）と同様の動作を行なうクロックドイン
バータを使用するスキャン機能付きダイナミックシフト
レジスタの構成図であり、第１図（ｃ）は第１図（ａ）
及び（ｂ）の回路を表す論理第２図に示す回路のタイミ
ング図であり、第４図（ａ）、第５図（ａ）及び第６図
（ａ）は本発明の他の実施例を示すスキャン機能付きダ
イナミックシフトレジスタの構成図であり、第４図（ｂ
）、第５図（ｂ）、第６図（ｂ）はそれぞれ第４図（ａ
）、第５図（ａ）及び第６図（ａ）と同様の動作を行な
うクロックドインバータを使用するスキャン機能付きダ
イナミックシフトレジスタの構成図であり、第７図（ａ
）は従来のダイナミックシフトレジスタの構成図であり
、第７図（ｂ）は第７図（ａ）と同様の動作を行なうク
ロックドインバータを使用する従来の５・・・第１入力
端、　　７・・・第１出力端、９・・・第２入力端、１
１・・・第２出力端、２１・・・第１スイッチ、　　２
９・・・第１コンデンサ、３３・・・第１インバータ、
　　　３５・・・第２スイッチ、３７・・・第２インバ
ータ、 ３９・・・第２コンデンサ、　　−４９・・・クロック
ドインバータ、　　　５１・・・第３記憶回路部、５３
・・・第４記憶回路部、　　５５・・・第３入力端５７
・・・第３出力端、　　５９・・・第４入力端、６１・
・・第４出力端、　　７１・・・第３スイッチ、７３・
・・第４スイッチ、　　７９・・・第４コンデンサ、９
３・・・第３インバータ、　　９５・・・第４インバー
タ、　　９７・・・第３コンデンサ

Claims (5)

【特許請求の範囲】
1. （１）データ入力信号Ｄが入力される第１入力端と、第
   １クロック信号のレベルによって状態が設定され、一端
   が前記第１入力端に接続される第１スイッチと、一端が
   前記第１スイッチの他端に接続され、且つ他端が基準電
   位に接続され、電気信号が記憶される第１コンデンサと
   、入力端が前記第１スイッチの他端及び前記第１コンデ
   ンサの一端に接続され、入力電位が反転して出力される
   第１インバータと、前記第１インバータの出力端に接続
   され、出力信号が出力される第１出力端とを有する第１
   記憶回路部と、 前記第１記憶回路部と同様に第２入力端と、第２スイッ
   チと、第２コンデンサと、第２インバータと、第２出力
   端とを有し、前記第２入力端は前記第１記憶回路部の前
   記第１出力端に接続され、前記第２スイッチは前記第１
   スイッチと異なる状態に設定され、前記第２出力端から
   はデータ出力信号Ｑが出力される第２記憶回路部と、 データ入力信号ＳＩが入力される第３入力端と、第２ク
   ロック信号のレベルによって状態が設定され、一端が前
   記第３入力端に接続される第３スイッチと、一端が前記
   第３スイッチの他端、前記第２記憶回路部の前記第２ス
   イッチの他端、前記第２コンデンサの一端及び前記第２
   インバータの入力端に接続され、入力電位が反転して出
   力される第３インバータと、前記第３インバータの出力
   端に接続され、出力信号が出力される第３出力端とを有
   し、前記第２記憶回路部の前記第２コンデンサを共有す
   る第３記憶回路部と、 前記第１記憶回路部と同様に第４入力端と、第４スイッ
   チと第４インバータと、第４出力端とを有し、前記第４
   入力端は前記第３記憶回路部の前記第３出力端に接続さ
   れ、前記第４スイッチは第３クロック信号のレベルによ
   って状態が設定され、前記第４出力端からデータ出力信
   号ＳＱが出力される第４記憶回路部と を備えることを特徴とする スキャン機能付きダイナミックシフトレジスタ。
2. （２）前記第３記憶回路部はデータ入力信号ＳＩが入力
   される第３入力端と、第２クロック信号のレベルによっ
   て状態が設定され、一端が前記第３入力端に接続される
   第３スイッチと、一端が前記第３スイッチの他端、前記
   第１記憶回路部の前記第１スイッチの他端、前記第１コ
   ンデンサの一端及び前記第１インバータの入力端に接続
   され、入力電位が反転して出力される第３インバータと
   、前記第３インバータの出力端に接続され、出力信号が
   出力される第３出力端とを有し、前記第１記憶回路部の
   前記第１コンデンサを共有することを特徴とする請求項
   （１）記載のスキャン機能付きダイナミックシフトレジ
   スタ。
3. （３）前記第１記憶回路部と同様に第３入力端と、第３
   スイッチと、第３コンデンサと、第３出力端とを有し、
   前記第３入力端にはデータ入力信号ＳＩが入力され、前
   記第３スイッチは第２クロック信号のレベルによって状
   態が設定され、且つ前記第３出力端からは出力信号が出
   力される第３記憶回路部と、一端が前記第３記憶回路部
   の前記第３インバータの出力端に接続され、他端が前記
   第２記憶回路部の前記第２スイッチの他端、前記第２コ
   ンデンサの一端及び前記第２インバータの入力端に接続
   され、第３クロック信号のレベルによって状態が設定さ
   れる第４スイッチと、データ出力信号ＳＩが出力される
   第４出力端とを有し、前記第２記憶回路部の第２コンデ
   ンサ、第２インバータ及び第２出力端を共有する第４記
   憶回路部とを有することを特徴とする請求項（１）記載
   のスキャン機能付きダイナミックシフトレジスタ。
4. （４）一端が前記第３記憶回路部の前記第３インバータ
   の出力端に接続され、他端が前記第１記憶回路部の前記
   第１スイッチの他端、前記第１コンデンサの一端及び前
   記第１インバータの入力端に接続され、第３クロック信
   号のレベルによって状態が設定される第４スイッチと、
   データ出力信号ＳＱが出力される第４出力端とを有し、
   前記第１記憶回路部の第１コンデンサ、第１インバータ
   及び第１出力端を共有する第４記憶回路部を有すること
   を特徴とする請求項（３）記載のスキャン機能付きダイ
   ナミックシフトレジスタ。
5. （５）前記第１、第２、第３、第４スイッチ及び前記第
   １、第２、第３、第４インバータがクロックドインバー
   タで構成されることを特徴とする請求項（１）又は（２
   ）又は（３）又は（４）記載のスキャン機能付きダイナ
   ミックシフトレジスタ。