JPH01200442A - 保護付きｃｐｕリセツト回路 - Google Patents
保護付きｃｐｕリセツト回路Info
- Publication number
- JPH01200442A JPH01200442A JP63025078A JP2507888A JPH01200442A JP H01200442 A JPH01200442 A JP H01200442A JP 63025078 A JP63025078 A JP 63025078A JP 2507888 A JP2507888 A JP 2507888A JP H01200442 A JPH01200442 A JP H01200442A
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- JP
- Japan
- Prior art keywords
- pulse
- cpu
- abnormality
- circuit
- terminal
- Prior art date
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims description 16
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はリセット回路の改良に関し、特にＣＰＵ暴走時
のリセット回路に関する。
のリセット回路に関する。
（従来の技術）
従来、この種のリセット回路はＣＰＵの動作の異常を検
出すると、即時に回路をリセットするものであった。
出すると、即時に回路をリセットするものであった。
（発明が解決しようとする課題）
上述し次従来のリセット回路は、ノイズなどによる誤動
作でもリセット状態に入ってしまうと云う欠点がある。
作でもリセット状態に入ってしまうと云う欠点がある。
本発明の目的は、ＣＰＵの正常動作が一定時間以上にわ
たって確保されないとＣＰＵ異常異常通知パルスを出力
し、さらにＣＰＵ異常通知パルスが出力されたときに、
ある−足時間の幅の異常検知パルスを出力できるように
しておき、県営検知パルスの入力中にＣＰＵ異常通知パ
ルスを連続して予め設定された回数だけ検出するとＣＰ
Ｕリセット信号を出力することにより上記欠点を除去し
、ノイズなどによる誤動作を防ぐことができるようにＳ
成した保護付きＣＰＵすセット回路を提供することにあ
る。
たって確保されないとＣＰＵ異常異常通知パルスを出力
し、さらにＣＰＵ異常通知パルスが出力されたときに、
ある−足時間の幅の異常検知パルスを出力できるように
しておき、県営検知パルスの入力中にＣＰＵ異常通知パ
ルスを連続して予め設定された回数だけ検出するとＣＰ
Ｕリセット信号を出力することにより上記欠点を除去し
、ノイズなどによる誤動作を防ぐことができるようにＳ
成した保護付きＣＰＵすセット回路を提供することにあ
る。
（課題を解決するための手段）
本発明による保護付きＣＰＵリセット回路はパルス切断
検出回路と、異常パルス発生回路と、リセット信号出力
回路とを具備して構成したものである。
検出回路と、異常パルス発生回路と、リセット信号出力
回路とを具備して構成したものである。
パルス切断検出回路は、第１の一定時間以上にわたって
ＣＰＵが正常動作中であることを示す正常動作パルスが
入力されないと、ＣＰＵ異常通知パルスを出力するため
のものである。
ＣＰＵが正常動作中であることを示す正常動作パルスが
入力されないと、ＣＰＵ異常通知パルスを出力するため
のものである。
異常パルス発生回路は、ＣＰＵ異常通知パルスが入力さ
れると第２の一定時間の幅を有する異常検知パルスを出
力するためのものである。 ゛リセット信号出力回路は
、ＣＰＵ異常通知パルスと異常検知パルスとを入力し、
異常検知パルスの入力中にＣＰＵ異常通知パルスを連続
して予め決められた回数だけ検出するとＣＰＵＩＪセッ
ト借号を出力するためのものである。
れると第２の一定時間の幅を有する異常検知パルスを出
力するためのものである。 ゛リセット信号出力回路は
、ＣＰＵ異常通知パルスと異常検知パルスとを入力し、
異常検知パルスの入力中にＣＰＵ異常通知パルスを連続
して予め決められた回数だけ検出するとＣＰＵＩＪセッ
ト借号を出力するためのものである。
（実施 例）
次に１本発明について図面を参照して説明する。
第１図は１本発明による保護付きＣＰＵリセット回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
第１図において、１はパルス切断検出回路、２は異常パ
ルス発生回路、３はリセット信号出力回路である。
ルス発生回路、３はリセット信号出力回路である。
パルス切断検出回路１には端子１０１を経由してＣＰＵ
正常動作パルスが入力され、予め定められた一定時間（
↑）以上にわたってＣＰＵ正常動作パルスが入力されな
いと、ＣＰＵ異常通知パルスを端子１０２上に出力する
。異常パルス発生回路２は端子１０２を経由してＣＰＵ
異常通知パルスを入力すると、予め定められた一定時間
（ｋ）の幅を有する異常検知パルスを端子１０３上に出
力する。
正常動作パルスが入力され、予め定められた一定時間（
↑）以上にわたってＣＰＵ正常動作パルスが入力されな
いと、ＣＰＵ異常通知パルスを端子１０２上に出力する
。異常パルス発生回路２は端子１０２を経由してＣＰＵ
異常通知パルスを入力すると、予め定められた一定時間
（ｋ）の幅を有する異常検知パルスを端子１０３上に出
力する。
リセット信号出力回路３は端子１０２を経由してＣＰＵ
異常通知パルスを入力するとともに、端子１０３を経由
して異常検知パルスを入力し、異常検知パルスがオンの
ときにＣＰ Ｕ異常パルスが予め定められた回数（ｎ）
だけオンになると、端子１０４にＣＰＵリセット信号を
出力する。
異常通知パルスを入力するとともに、端子１０３を経由
して異常検知パルスを入力し、異常検知パルスがオンの
ときにＣＰ Ｕ異常パルスが予め定められた回数（ｎ）
だけオンになると、端子１０４にＣＰＵリセット信号を
出力する。
第２図は、第１囚に示す保護付きＣＰ Ｕ ＩＪ上セツ
ト路の各部の動作波形を示すタイミング図である。信号
線２０１上にパルスが入力され、一定時間で以上にわた
って次のパルスが入力されないと、信号線２０２上にＣ
ＰＵ異常通知ノくルスが発生する。そこで、信号線２０
３上の異常検知パルス信号の状態が変化し ｆ１号線２
０４上にＣＰＵリセット信号が得られる。
ト路の各部の動作波形を示すタイミング図である。信号
線２０１上にパルスが入力され、一定時間で以上にわた
って次のパルスが入力されないと、信号線２０２上にＣ
ＰＵ異常通知ノくルスが発生する。そこで、信号線２０
３上の異常検知パルス信号の状態が変化し ｆ１号線２
０４上にＣＰＵリセット信号が得られる。
（発明の効果）
本発明は以上説明したように、ＣＰＵの異常時に予め定
められた回数の保護をとってＣＰＵをリセットすること
により、ＣＰＵが自動復旧しやすいリセット方式を簡単
な回路で実現できると云う効果がある。
められた回数の保護をとってＣＰＵをリセットすること
により、ＣＰＵが自動復旧しやすいリセット方式を簡単
な回路で実現できると云う効果がある。
第１図は１本発明による保護付きＣＰ Ｕ ＩＪ上セツ
ト路の一実施例を示すブロック図である。 第２図は、第１囚に示す保護付きＣＰ Ｕ ＩＪ上セツ
ト路の各部動作波形を示すタイミング図である。 ｌ・・・パルス切断検出回路 ２・・・異常パルス発生回路 ３・・・リセット信号出力回路 １０１〜１０４・・・端子 ２０１〜２０４・・・信号線 特許出願人 日本電気株式会社
ト路の一実施例を示すブロック図である。 第２図は、第１囚に示す保護付きＣＰ Ｕ ＩＪ上セツ
ト路の各部動作波形を示すタイミング図である。 ｌ・・・パルス切断検出回路 ２・・・異常パルス発生回路 ３・・・リセット信号出力回路 １０１〜１０４・・・端子 ２０１〜２０４・・・信号線 特許出願人 日本電気株式会社
Claims (1)
- 第１の一定時間以上にわたつてＣＰＵが正常動作中であ
ることを示す正常動作パルスが入力されないとＣＰＵ異
常通知パルスを出力するためのパルス切断検出回路と、
前記ＣＰＵ異常通知パルスが入力されると第２の一定時
間の幅を有する異常検知パルスを出力するための異常パ
ルス発生回路と、前記ＣＰＵ異常通知パルスと前記異常
検知パルスとを入力して、前記異常検知パルスの入力中
に前記ＣＰＵ異常通知パルスを連続して予め決められた
回数だけ検出するとＣＰＵリセット信号を出力するため
のリセット信号出力回路とを具備して構成したことを特
徴とする保護付きＣＰＵリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025078A JPH01200442A (ja) | 1988-02-05 | 1988-02-05 | 保護付きｃｐｕリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025078A JPH01200442A (ja) | 1988-02-05 | 1988-02-05 | 保護付きｃｐｕリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200442A true JPH01200442A (ja) | 1989-08-11 |
Family
ID=12155888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025078A Pending JPH01200442A (ja) | 1988-02-05 | 1988-02-05 | 保護付きｃｐｕリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
-
1988
- 1988-02-05 JP JP63025078A patent/JPH01200442A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
| US8564355B2 (en) | 2010-01-18 | 2013-10-22 | Fujitsu Limited | Clock device |
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