JPH01162373A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
- Publication number
- JPH01162373A JPH01162373A JP32245687A JP32245687A JPH01162373A JP H01162373 A JPH01162373 A JP H01162373A JP 32245687 A JP32245687 A JP 32245687A JP 32245687 A JP32245687 A JP 32245687A JP H01162373 A JPH01162373 A JP H01162373A
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- Japan
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- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract description 3
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ドレイン耐圧の高いＭＩＳ型トランジスタに
関するものである。
関するものである。
従来の技術
ＭＩＳ型集積回路は通常５Ｖ程度の電源電圧で使用され
るが、応用分野によっては数十Ｖあるいは１００ｖ以上
の高い電源電圧が必要とされる場合が有る。その場合に
は、ＭＩＳ型トランジスタ′としていわゆるドレイン耐
圧の高いものが用いられる。
るが、応用分野によっては数十Ｖあるいは１００ｖ以上
の高い電源電圧が必要とされる場合が有る。その場合に
は、ＭＩＳ型トランジスタ′としていわゆるドレイン耐
圧の高いものが用いられる。
このような高耐圧ＭＩＳ型トランジスタに好適な構造は
例えば徳山嶺著、ｒＭＯｓデバイス」ｐ２７６．１９７
３年に記載されている。
例えば徳山嶺著、ｒＭＯｓデバイス」ｐ２７６．１９７
３年に記載されている。
第２図は従来例の高耐圧ＭＩＳ型トランジスタの断面図
を表しており、この図面を参照して説明する。
を表しており、この図面を参照して説明する。
このＭＩＳ型トランジスタは、Ｐ型半導体基板１内にＮ
生型ソース領域２とＮ生型ドレイン領域３とが形成され
、ドレイン領域３に接して長さＬＲを有するＮ−型低濃
度ドレイン領域４が形成され、ソース領域２と低濃度ド
レイン領域４との間の半導体基板１の上にゲート絶縁膜
５が形成され、ゲート絶縁膜５の上に長さしを有するゲ
ート電極６が形成された構造である。
生型ソース領域２とＮ生型ドレイン領域３とが形成され
、ドレイン領域３に接して長さＬＲを有するＮ−型低濃
度ドレイン領域４が形成され、ソース領域２と低濃度ド
レイン領域４との間の半導体基板１の上にゲート絶縁膜
５が形成され、ゲート絶縁膜５の上に長さしを有するゲ
ート電極６が形成された構造である。
なお、７は層間絶縁膜、８はドレイン電極である。
発明が解決しようとする問題点
上記のような従来例の高耐圧ＭＩＳ型トランジスタでは
、ドレイン近傍の電界を緩和するために低濃度のドレイ
ン領域が設けられている。この低濃度ドレイン領域の不
純物濃度および長さＬＲは、使用する半導体の物理的性
質とトランジスタとして必要な耐圧とから自動的に決定
されるため、いかに微細加工技術やプロセス技術が進歩
してもほとんど変えることができない。すなわちトラン
ジスタの占有面積を縮小することができない。また、５
ｖ程度の電源電圧で使用するための微細なＭＩＳ型トラ
ンジスタを同一基板上に集積しようとすると半導体基板
の不純物濃度を高くする必要があるが、Ｎ十型ドレイン
と基板との間の接合耐圧は基板の不純物濃度が高いほど
低（なる傾向があるため結果として基板の高不純物濃度
を微細なＭＩＳ型トランジスタに適合させることができ
ないという問題点もある。
、ドレイン近傍の電界を緩和するために低濃度のドレイ
ン領域が設けられている。この低濃度ドレイン領域の不
純物濃度および長さＬＲは、使用する半導体の物理的性
質とトランジスタとして必要な耐圧とから自動的に決定
されるため、いかに微細加工技術やプロセス技術が進歩
してもほとんど変えることができない。すなわちトラン
ジスタの占有面積を縮小することができない。また、５
ｖ程度の電源電圧で使用するための微細なＭＩＳ型トラ
ンジスタを同一基板上に集積しようとすると半導体基板
の不純物濃度を高くする必要があるが、Ｎ十型ドレイン
と基板との間の接合耐圧は基板の不純物濃度が高いほど
低（なる傾向があるため結果として基板の高不純物濃度
を微細なＭＩＳ型トランジスタに適合させることができ
ないという問題点もある。
問題点を解決するための手段
上記のような問題点を解決するための本発明のＭＩＳ型
トランジスタは、表面に沿って一導電型のウェル領域が
形成された一導電型の半導体基板に、同ウェル領域を貫
通して前記半導体基板に達する孔が形成され、同孔の底
面にドレインとなる反対導電型の第１の拡散領域が形成
され、さらに前記ウェル領域の一部表面および前記孔の
側壁に沿って前記第１の拡散領域よりも低不純物濃度で
かつ同一導電型の第２の拡散領域が形成され、前記ウェ
ル領域の表面に沿って選択的に形成された反対導電型の
第３の拡散領域と前記第２の拡散領域とにはさまれた前
記ウェル領域の表面上にゲート絶縁膜およびゲート電極
が順次積層されて形成されている構造のものであ乞。
トランジスタは、表面に沿って一導電型のウェル領域が
形成された一導電型の半導体基板に、同ウェル領域を貫
通して前記半導体基板に達する孔が形成され、同孔の底
面にドレインとなる反対導電型の第１の拡散領域が形成
され、さらに前記ウェル領域の一部表面および前記孔の
側壁に沿って前記第１の拡散領域よりも低不純物濃度で
かつ同一導電型の第２の拡散領域が形成され、前記ウェ
ル領域の表面に沿って選択的に形成された反対導電型の
第３の拡散領域と前記第２の拡散領域とにはさまれた前
記ウェル領域の表面上にゲート絶縁膜およびゲート電極
が順次積層されて形成されている構造のものであ乞。
作用
本発明のＭＩＳ型トランジスタによれば、ドレイン耐圧
を十分高くして、しかも占有面積を小さくすることがで
きる。また、低い電源電圧で使用する微細なＭＩＳ型ト
ランジスタを同一基板上に集積することができる。
を十分高くして、しかも占有面積を小さくすることがで
きる。また、低い電源電圧で使用する微細なＭＩＳ型ト
ランジスタを同一基板上に集積することができる。
実施例
本発明のＭＩＳ型トランジスタの実施例を第１図に示し
、これを参照して説明する。
、これを参照して説明する。
図示するように、Ｐ型半導体基板１１の表面に沿ってＰ
型ウェル領域１２が形成され、このウェル領域１２を貫
通して半導体基板１１に達する孔１３が形成されている
。孔１３の側壁に沿って半導体基板１１およびウェル領
域１２の両方にわたってＮ−型拡散領域１４が形成され
ており、このＮ−型拡散領域１４は孔１３の底部付近の
半導体基板１１内に形成されたＮ生型ドレイン領域１５
と接続されている。ウェル領域１２の表面にはＮ中型ソ
ース領域１６およびＮ−型拡散領域１７が形成されてお
り、Ｎ−型拡散領域１７はＮ−型拡散領域１４と接続さ
れている。さらに、Ｎ−型拡散領域１７とＮ中型ソース
領域１６との間のウェル領域１２上には、ゲート絶縁膜
１８およびゲート電極１９が順次積層されて形成されて
いる。また、孔１３の側壁の内側に層間絶縁膜２０が形
成され、孔１３の中にはドレイン電極が充填された構造
である。
型ウェル領域１２が形成され、このウェル領域１２を貫
通して半導体基板１１に達する孔１３が形成されている
。孔１３の側壁に沿って半導体基板１１およびウェル領
域１２の両方にわたってＮ−型拡散領域１４が形成され
ており、このＮ−型拡散領域１４は孔１３の底部付近の
半導体基板１１内に形成されたＮ生型ドレイン領域１５
と接続されている。ウェル領域１２の表面にはＮ中型ソ
ース領域１６およびＮ−型拡散領域１７が形成されてお
り、Ｎ−型拡散領域１７はＮ−型拡散領域１４と接続さ
れている。さらに、Ｎ−型拡散領域１７とＮ中型ソース
領域１６との間のウェル領域１２上には、ゲート絶縁膜
１８およびゲート電極１９が順次積層されて形成されて
いる。また、孔１３の側壁の内側に層間絶縁膜２０が形
成され、孔１３の中にはドレイン電極が充填された構造
である。
このＭＩＳ型トランジスタの構造では、低不純物濃度の
ドレイン領域がＮ−型拡散領域１４と１７とによって構
成されるため、低不純物濃度ドレイン領域の平面的な長
さは孔１３の深さ分だけ小さ（てすみ結果としてトラン
ジスタの占有面積を縮小することができる。
ドレイン領域がＮ−型拡散領域１４と１７とによって構
成されるため、低不純物濃度ドレイン領域の平面的な長
さは孔１３の深さ分だけ小さ（てすみ結果としてトラン
ジスタの占有面積を縮小することができる。
また、Ｎ生型ドレイン領域１５はＰ型ウェル領域１２と
直接接していないためウェル領域１２の不純物濃度はあ
る程度自由に選択することができ、ウェル領域１２内に
５ｖ程度の電源電圧で使用する微細なＭＩＳ型トランジ
スタを集積することも容易である。
直接接していないためウェル領域１２の不純物濃度はあ
る程度自由に選択することができ、ウェル領域１２内に
５ｖ程度の電源電圧で使用する微細なＭＩＳ型トランジ
スタを集積することも容易である。
なお上記の実施例では説明の都合上Ｐ型半導体基板上の
ＮチャネルＭＩＳ型トランジスタを用いていたが、Ｎ型
半導体基板上のＰチャネルＭＩＳ型トランジスタを用い
ても同様の効果が得られる。
ＮチャネルＭＩＳ型トランジスタを用いていたが、Ｎ型
半導体基板上のＰチャネルＭＩＳ型トランジスタを用い
ても同様の効果が得られる。
発明の効果
本発明のＭＩＳ型トランジスタによれば、低不純物濃度
のドレイン領域がウェル領域を貫通する孔の側壁に沿っ
て形成されているため、低不純物濃度ドレイン領域の平
面的な長さを小さくでき、この結果、占有面積を小さ（
することができる。
のドレイン領域がウェル領域を貫通する孔の側壁に沿っ
て形成されているため、低不純物濃度ドレイン領域の平
面的な長さを小さくでき、この結果、占有面積を小さ（
することができる。
また高不純物濃度のドレイン領域がウェル領域と直接液
していないため、ウェル領域の不純物濃度をある程度自
由に選択することができ、同一のウェル領域内に微細な
ＭＩＳ型トランジスタを集積することができる。
していないため、ウェル領域の不純物濃度をある程度自
由に選択することができ、同一のウェル領域内に微細な
ＭＩＳ型トランジスタを集積することができる。
第１図は本発明のＭＩＳ型トランジスタの実施例を示す
断面図、第２図は従来例の高耐圧ＭＩＳ型トランジスタ
の断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｐ
型ウェル領域、１３・・・・・・孔、１４・・・・・・
Ｎ−型拡散領域、１５・・・・・・Ｎ中型ドレイン領域
、１６・・・・・・Ｎ生型ソース領域、１７・・・・・
・Ｎ−型拡散領域、１８・・・・・・ゲート絶縁膜、１
９・・・・・・ゲート電極、２０・・・・・・層間絶縁
膜、２１・・・・・・ドレイン電極。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｉｆ−Ｐ’
ｌ’ｌ噂舖仄 ｆ６−−−ｒｆ ”ｑソー１７蓼鈍す笥心１δ−−−ゲ
ーレ紹ｆ組躾 ｔｑ−−−デー１赳 第２図
断面図、第２図は従来例の高耐圧ＭＩＳ型トランジスタ
の断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｐ
型ウェル領域、１３・・・・・・孔、１４・・・・・・
Ｎ−型拡散領域、１５・・・・・・Ｎ中型ドレイン領域
、１６・・・・・・Ｎ生型ソース領域、１７・・・・・
・Ｎ−型拡散領域、１８・・・・・・ゲート絶縁膜、１
９・・・・・・ゲート電極、２０・・・・・・層間絶縁
膜、２１・・・・・・ドレイン電極。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｉｆ−Ｐ’
ｌ’ｌ噂舖仄 ｆ６−−−ｒｆ ”ｑソー１７蓼鈍す笥心１δ−−−ゲ
ーレ紹ｆ組躾 ｔｑ−−−デー１赳 第２図
Claims (1)
- 表面に沿って一導電型のウェル領域が形成された一導
電型の半導体基板に、同ウェル領域を貫通して同半導体
基板に達する孔が形成され、同孔の底面にドレインとな
る反対導電型の第１の拡散領域が形成され、さらに前記
ウェル領域の一部表面および前記孔の側壁に沿って前記
第１の拡散領域よりも低不純物濃度でかつ同一導電型の
第２の拡散領域が形成され、前記ウェル領域の表面に沿
って選択的に形成された反対導電型の第３の拡散領域と
前記第２の拡散領域とにはさまれた前記ウェル領域の表
面上にゲート絶縁膜およびゲート電極が順次積層されて
形成されていることを特徴とするＭＩＳ型トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32245687A JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32245687A JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162373A true JPH01162373A (ja) | 1989-06-26 |
| JPH07105493B2 JPH07105493B2 (ja) | 1995-11-13 |
Family
ID=18143860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32245687A Expired - Lifetime JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105493B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| DE19539541B4 (de) * | 1994-10-25 | 2017-06-01 | Fuji Electric Co., Ltd. | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
-
1987
- 1987-12-18 JP JP32245687A patent/JPH07105493B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5569949A (en) * | 1992-09-02 | 1996-10-29 | Texas Instruments Incorporated | Area efficient high voltage MOSFETs with vertical RESURF drift regions |
| US5696010A (en) * | 1992-09-02 | 1997-12-09 | Texas Instruments Incorporated | Method of forming a semiconductor device including a trench |
| DE19539541B4 (de) * | 1994-10-25 | 2017-06-01 | Fuji Electric Co., Ltd. | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105493B2 (ja) | 1995-11-13 |
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