JPH01144875A

JPH01144875A - 画像処理装置

Info

Publication number: JPH01144875A
Application number: JP62301554A
Authority: JP
Inventors: Mitsuru Owada; 満大和田; Yoshiki Ishii; 芳季石井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1987-12-01
Filing date: 1987-12-01
Publication date: 1989-06-07
Anticipated expiration: 2014-03-24
Also published as: JP2874871B2; US5023715A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分骨］本発明は画像情報伝送方式に関し、特に高能率符号化を
可能とした画像情報伝送方式に関するものである。

［従来の技術］従来から、この種の画像情報伝送方式として、例えばテ
レビジョン信号の高能率符号化方式が知られている。こ
のテレビジョン信号高能率符号化方式では、伝送帯域を
狭くする必要性から、１画素当りの平均ビット数を小さ
くする所謂ＭＩＮ−ＭＡＸ法が採られている。以下、こ
のＭＩＮ−ＭＡＸ法について説明する。

テレビジョン信号は強い時空間の相関を有している。そ
して、画像を微小なブロックに分割すると、各ブロック
は局所的相関により、小さなダイナミックレンジしか持
たないことが多い。従って、各ブロックでダイナミック
レンジを求め、適応的に符号化することにより非常に効
率の良い圧縮ができることになる。

そこで、この符号化について具体的に図面を参照して、
説明していく。

第３図は、従来技術の一例としての画像情報伝送システ
ムの概略構成を示す図である。図中の３０１は入力端子
であり、例えばテレビジョン信号等のラスタースキャン
されたアナログ画像信号を所定の周波数で標本化し、１
サンプル当りｎビットのデータにディジタル化されたデ
ィジタル画像データが人力される。この２°階調のディ
ジタル画像データは、画素ブロック分割回路３０２に供
給される。

第４図は１画面分の全画素データを画素ブロックに分割
する様子を示す図である。画素ブロック分割回路３０２
においては、いったん一画面分の全画素データをメモリ
等に記憶し、第４図に示すように、水平方向（以下、Ｈ
方向と称す）に１画素、垂直方向（以下、■方向と称す
）にｍ画素の（ｊ！ｘｍ）個の画素より構成される画素
ブロック単位で画素データを読み出す、即ち、この各画
素ブロックのデータ毎に出力が行われる。

第５図は各画素ブロックの構成を示す。図中、Ｄ１．１
〜ＤＩ１１．には各画素データを示している。画素ブロ
ック分割回路３０２より出力される画像データは最大値
検出部３０３．最小値検出部３０４ならびにタイミング
調整部３０５に人力される。これによって各画素ブロッ
ク内の全画素データ（Ｄ＋、＋〜職、）中、最大値を有
するもの（Ｄ□Ｘ）と最小値を有するもの（Ｄ□ｎ）が
検出部３０３，３０４により検出され、出力される。

一方、タイミング調整部３０５においては最大値検出部
３０３並びに最小値検出部３０４でＤ□ｘ＋Ｄ＋ｗｌｎ
を検出するのに必要な時間だけ、全画素データを遅延さ
せ、各画素ブロック毎に予め定められた順序で画素デー
タを分割値変換部３０６に送出する。

例えば、各画素ブロック毎にＤ１．ｌ＋０２□＋Ｄ３．
１＋・・・＋　ＤＨ＆−１，Ｄ１．２．・・・＋ＤＩ＋
、２＋・・・＋Ｄ１．Ｔム、）、・・・。

口３．　ｔＬ−ｕ　＋　Ｄ＋、１・・・、　ｏ、、Ｌと
いう具合に送出する。

このようにして各画素ブロック内の全画素データ（Ｄ＋
、　ｒ〜Ｄａ、ｚ−）及びこれらの最大値（Ｄ□Ｘ）及
び最小値（（１，１ｎ）は分割値変換部３０６に人力さ
れ、各画素データについて、ＤｍａＸとＤａｌｎの間を
２に分割した量子化レベルと比較されたにビットの分割
符号（Δ１．１〜Δ１．Ｌ）を得る。ここでｋはｎより
小さい整数であり、その量子化の様子を第６図（ａ）に
示す。

第６図（ａ）にて示したようにΔ１．Ｊはにビットの２
値符号として出力される。このようにして得たにビット
の分割符号Δ１．及びｎビットの０□８及びＤｎ＋Ｉｎ
はそれぞれパラレル−シリアル（ｐ−ｓ）変換器３０７
．３０７’　、３０７′にてシリアルデータとされ、デ
ータセレクタ３０８において、第７図に示す如きシリア
ルデータとされる。なお、第７図においては１つの画素
ブロックに対する伝送データを示している。

データセレクタ３０８より出力されたデータはファース
トイン・ファーストアウト・メモリ（ＦＩＦＯメモリ）
３０９にて一定のデータ伝送レートとなるように時間軸
処理され、更に同期付加部３１０により同期信号が付加
され、出力端子３１１より伝送路（例えばＶＴＲ等の磁
気記録再生系）に送出される。ここで同期信号の付加に
ついては、各画素ブロック毎、複数の画素ブロック毎に
行えばよい。

なお、上述各部の動作タイミングはタイミングコントロ
ール部３１２より出力されるタイミング信号に基づいて
決定される。

第８図は、第３図に示したデータ送信側に対応する受信
側の概略構成を示すブロック図である。

第８図において、８２１は前述した送信側にて高能率符
号化された伝送データが入力される端子である。入力さ
れた伝送データ中の同期信号は同期分離部８２２により
分離され、タイミングコントロール部８２３へ供給され
る。このタイミングコントロール部は、同期信号に基づ
いて、この受信側の各部の動作タイミングを決定してい
る。

他方、データセレクタ８２４においては前述の伝送デー
タ中ｎビットのデータ０□８．Ｄ、。と、各画素データ
をＤ□Ｘ　＋　Ｄ　Ｉｌｌ　Ｉ　０間でにビット量子化
した符号Δ１．Ｊとに振り分けられる。これはそれぞれ
シリアル−パラレル（Ｓ−Ｐ）変換器８２５．８２５’
　にてパラレルデータに変換される。Ｓ−Ｐ変換器８２
５にてパラレルデータとされた各画素ブロック内の最大
値データＤ□８及び最小値データＤ□。はそれぞれラッ
チ回路８２６，８２７にてラッチされ、ラッチされた最
大値データＤｍａｘおよび最小値データＤａ＋Ｉｎはそ
れぞれ分割値逆変換部８２８に出力される。他方、各画
素ブロック内の各画素データに係る分割符号Δム、」は
前述したような所定の順序でｓ−ｐ変換器８２５′　に
より出力され、分割値逆変換部８２８に供給される。

第６図（ｂ）は分割符号Δ１ｊ及びＤ□Ｘ＋Ｄ１ｍＩｎ
から元の画素データに係る代表値データＤ’１．Ｊを復
号する様子を示す図で、図示の如く、代表値は例えばＤ
□ｘ＋Ｄ＋ｍｌｎを２に分割した各量子化レベルの中間
に設定する。このようにして分割値逆変換部８２８より
得たｈビットの代表値データ（Ｄ’＋、＋〜０°１．ｋ
）は、前述の順序で各画素ブロック毎に出力されること
になる。スキャンコンバータ部８２９に′おいては分割
値逆変換部８２８の出力データを、ラスタースキャンに
対応する順序に変換し、復号画像データとして出力端子
８３０に出力することになる。

［発明が解決しようとする問題点］しかしながら、上記従来例では、画像の２次元空間のみ
の相関性を利用している。そのため、静止画像または動
きの少ない画像を伝送する場合、伝送情報に時間軸の冗
長度が生じ、同じ情報を繰り返し伝送することとなり、
伝送効率を悪化させてしまうという欠点がある。

よって本発明の目的は、上述の点に鑑み、高品位の画像
情報を効率よく伝送することができる画像情報伝送方式
を提供することにある。

［問題点を解決するための手段］一画面分が複数の画素データにより構成されている画像
情報を伝送する方式であって、前記一画面分の複数の画
素データを所定数の画素データ毎に複数の画素ブロック
に分割し、各ブロック毎に当該画素ブロックが画面内の
動画領域に属するか静止画領域に属するかを判定し、該判定結果に基づいて、動画領域に属する画素ブロック
内の画素データは第１の符号化方式に基づき符号化して
伝送し、静止画領域に属する画素ブロック内の画素デー
タは前記第１の符号化方式とは単位符号化データ列を構
成する各データの並び順が異なる第２の符号化方式に基
づき符号化して伝送することを特徴とするものである。

［作　用］上述に示すように、本発明の画像情報伝送方式により画
像情報の状態に応じて適応的な伝送を行うことにより高
能率な画像情報の伝送が行えると共に、各画素ブロック
が画面内の動画領域に属するか静止画領域に属するかと
いう判定結果を特別な情報データを用いずに伝送するこ
とが出来るものである。

［実施例］以下、本発明の一実施例を用いて説明する。

第１図および第２図は、本発明の一実施例である画像情
報伝送システムの概略構成を示す図である。ここで、第
１図は送信側の構成を、第２図は受信側の構成を示す。

第１図において、１０１は入力端子、１０２は画素ブロ
ック分割回路、１０３は画素ブロック分割回路１０２の
出力を１フレーム遅延させるフレームメモリ、１０４は
画素ブロック分割回路１０２の出力とフレームメモリ１
０３の出力の差を求める減算器。

１０５は減算器１０４の結果より動き検出を行う動き検
出器、１０６は画素ブロック分割回路１０２の出力とフ
レームメモリ１０３の出力との平均値を求める平均値演
算回路、１０７は平均値演算回路１０６の出力とフレー
ムメモリ１０３の出力とを選択する切り換え器、１０８
は切り換え器１０７からの人力値の最大値を求める最大
値検出器、１０９は最小値検出器、　１１０は切り換え
器１０７の人力を遅延させる遅延回路、　１１１は最大
値検出器１０８および最小値検出器１０９からのデータ
を基に遅延回路１１０からの信号を変換する分割値変換
器、１００は動き検出器１０５の情報により最大値検出
器１０８の出力と最小値検出器１０９の出力とを選択し
て出力する切り換え器、１１２は出力信号を選択する切
り換え器。

１１３は動き検出器１０５からのデータを記憶するフレ
ームメモリ、１１４は木システム各回路のタイミングを
制御するタイミングコントローラ、　１１５は切り換え
器１１２からのパラレルデータをシリアルデータに変換
するパラレル・シリアル（ｐ−ｓ）変換器、　１１６は
ファーストイン・ファーストアウト・メモリ（ＦＩＦＯ
メモリ）、１１７はＦＩＦＯメモリ１１６からの入力信
号に同期信号を付加する同期付加回路、　１１８は出力
端子である。

第２図に示す受信側ブロック図において、１２０は受信
系入力端子、１２１はシリアル・パラレル変換を行うシ
リアル・パラレル（ｓ−ｐ）変換器、Ｉ２２は入力信号
より同期信号を分離する同期分離回路、１２３は同期分
離回路１２２からの入力を基に各回路のタイミングを制
御するタイミングコントローラ、１２４はＳ−Ｐ変換器
１２１からのデータから動き情報を検出する最大・最小
位置検出器、１２５は最大・最小位置検出器１２４の出
力信号を記憶するフレームメモリ、１２６はＳ−Ｐ変換
器１２１からの人力から最大値を求める最大値検出器、
１２７は同じく最小値検出器、１２８は上記検出器１２
６，１２７からのデータを基にＳ−Ｐ変換器１２１から
の信号を逆変換する分割値逆変換器、１２９はフレーム
メモリ１２５の出力を基にフレームメモリ１３０のアド
レスを発生するアドレス発生器、　１３１は出力端子で
ある。

以下、順を追って上記各ブロックの動作を説明する。

第１図に示す送信側ブロックにおいて、入力端子１０１
は、例えばテレビジョン信号等のラスタースキャンされ
たアナログ画像信号を所定の周波数で標本化し、ディジ
タル化されたｎビットのディジタル画像データが入力さ
れる。この２°階調のディジタル画像データは、画素ブ
ロック分割回路１０２に供給され、水平方向に！画素、
垂直方向にｍ画素の（、ｅｘｍ）個の画素より構成され
る画素ブロックに分割される。すなわち、この各画素ブ
ロックのデータ毎に出力が行われる。

画素ブロック分割回路１０２より出力される画像データ
はフレームメモリ１０３．減算器１０４．平均値演算回
路１０６に人力される。フレームメモリ１０３ではデー
タを１フレームぶん遅延させ、減算器１０４．平均値演
算回路１０６に出力する。減算器１０４では、１フレー
ム前のデータと現フレームのデータとの差を求めること
により、時間軸空間の相関性を求め、動き検出器１０５
から動き情報が出力される。

動き検出器１０５では、フレーム間差分値を設定された
しきい値で比較し、１ビツトの動き情報を出力する。得
られた動き情報により、先に得られた２フレ一ム間の平
均値（１０６の出力）と１フレーム遅れた原データ（１
０３の出力）のどちらを符号化し伝送するかを決定する
。この操作は切り換え器１０７にて行われる。

この動き情報を基に、第９図に示すような符号化伝送情
報が出力される。動きブロックについては、フレームメ
モリの出力をＭＩＮ−ＭＡＸ法により符号化し、毎フレ
ームの情報を伝送する。静止ブロックについては、原デ
ータと１フレーム前のデータ、つまりフレームメモリ出
力との平均値（ｌ・２）を旧Ｎ−ＭＡＸ法により符号化
し、２フレームに１フレ一ム分の情報を伝送する。

具体的に、まず動きブロックと判定された場合について
説明する。フレームメモリ１０３の出力は、切り換え器
１０７を介して最大値検出器１０８゜最小値検出器１０
９．遅延回路１１０に入力される。

これによって各画素ブロック内の全画素データ（Ｄ＋、
　ｔ〜Ｄｍ、Ｌ）中、最大値（ＤＩｌｌａｘ）と最小値
（Ｄ−１ｎ）が最大値検出器１０８．最小値検出器１０
９により検出され、切り換え器１００に出力される。

切り換え器１００は動き検出器１０５の情報により最大
値検出器１０８の出力と最小値検出器１０９の出力とを
選択して出力する切り換え器であり、例えば動き検出器
１０５があるブロックを［動き」画像と判定したときは
、最大値検出器１０８の出力Ｄｍａｘを切り換え器１１
２の端子２ａに出力し、最小値検出器１０９の出力を端
子２ｂに出力する。また、「静止」画像と判定したとき
には、逆に、ｏｍａｘを端子２ｂに、口、ｎを端子２ａ
にそれぞれ切り換え出力するものである。

一方、遅延回路１１θにおいては最大値検出器１０８、
最小値検出器１０９の処理時間だけ全画素データを遅延
し、各画素ブロック毎に予め定められた順序で画素デー
タを分割値変換器１１１に送出する。例えば、各画素ブ
ロック毎にＤｌ、　ｌ　＋　Ｄ２．１　＋０３、　ｌ、
　　１．Ｄ蹟、ｌ、Ｄｌ、　２＋　　”’　＋ＤＩ真ｌ
−目、。”、Ｄ組ｔｌｑ−１１゜Ｄ、、Ｌ、・・・、Ｄ
ｍ、ｊＬという具合に送出する。

このようにして各画素ブロック内の全画素データ（０＋
、　Ｉ−０，，２）およびこれらの最大値（０□Ｘ）。

最小値（Ｄ−＋ｎ）を分割値変換器１１１に入力し、Ｄ
ｆｆｌａＸとＤｌａｌｎの間を２に分割した量子化レベ
ルと各画素データを比較してにビットの分割符号（Δ１
．１〜Δ。Ｌ）を得る。ここで、ｋはｎより小さい整数
である。このようにして得たにビットの分割符号。

ｎビットのＤＩａａＸ＋ＤＩｍＩｎは切り換え器１１２
に供給される。

切り換え器１１２は、伝送データの送出順序に従ってデ
ータを選択する切り換え器である。これら切り換え器１
００，１１２の動作により、動きブロックについてはＤ
ｓｍａｘ＋Ｄｍｌｎ＋Δ０．、・・・、ΔａＪの順序に
、静止ブロックについてはり、、ｎ、Ｄ□８．Δ１１゜
・・・、Δ。、Ｌの順序にデータ送出順序を設定するこ
とができる。つまり、Ｄ　１ｍａＸ＋ＤＩｌｌＩｎの送
出順序を動き情報によって変え、出力するわけである。

そして、切り換え器１１２により順次切り換え出力され
たデータは、パラレル・シリアル変換器１１５によって
シリアルデータとされる。

切り換え器１１２より出力されたデータはファーストイ
ン・ファーストアウト・メモリ（ＦＩＦＯメモリ、）１
１Ｂにて一定のデータ伝送レートとなるように時間軸処
理され、さらに同期付加回路１１７により同期信号が付
加され、出力端子１１８より伝送路（例えばＶＴＲ等の
磁気記録再生系）に送出される。ここで同期信号の付加
については、各画素ブロック毎、複数の画素ブロック毎
に行えばよい。

なお、上述各部の動作タイミングは、タイミングコント
ローラ１１４より出力されるタイミング信号に基づいて
決定される。

次に、静止ブロックと判定された場合について説明する
。

第９図に示すＡのフレームでは、平均値演算回路１０６
の出力は切り換え器１０７を介して以下同様な信号処理
が行われ、出力される。これと同時に、動き検出器１０
５からの動き情報をフレームメモリ１１３　に記録する
。このフレームメモリ１１３は、各画素ブロック毎に１
ビツトのデータ容量で構成すればよい。つまり、（ｆｌ
ｘｍｘｌ）ビットの容量でよい。

第９図に示すＢのフレームでは、画像データを伝送せず
圧縮率を高める。Ｂのフレームで画像データを伝送する
かどうかについては、フレームメモリ１１３に前フレー
ム（Ａフレーム）で判断したブロック毎の動き情報が記
憶されているので、この情報を基に制御される。

第２図は受信側の概略構成図である。本図中の１２０は
上述した送信側からの信号を入力する入力端子であり、
伝送されたデータはシリアル・パラレル変換器１２１．
同期分離回路１２２に入力される。

同期分離回路１２２では、人力された伝送データ中の同
期信号を検出・分離し、タイミングコントローラ１２３
に供給する。このタイミングコントローラ１２３は同期
信号に基づいて受信側各部の動作タイミングを決定する
。

他方、シリアル・パラレル変換器１２１では、シリアル
入力データをパラレルデータに変換し、最大・最小位置
検出器１２４．最大値検出器１２６．最小値検出器１２
７１分割値分割値変換器に供給する。

最大・最小位置検出器１２４では伝送されてきた情報の
うちブロック毎にＤ□Ｘ＋Ｄｌｌｌｎの順序を判定し、
その結果より、そのブロックが動きブロックであるか静
止ブロックであるかの動き情報を得る。

最大・最小位置検出器１２４で得られた各画素ブロック
毎の動き情報データは、フレームメモリ１２５に記憶さ
れる。上記データは、第９図に示すＡフレームの伝送時
のみ送信側から送られてくるため、Ｂフレームを受信・
再生する時に用いられる。

分割値逆変換器１２８では得られたＤｍａｘ＋ＤｍＩｎ
からＤｓ＋ａｘｏＤｍｌｎ間を２に分割し、Ｓ−Ｐ変換
器１２１からの画素データΔ１３．・・・、Δｍ、４を
その分割値に変換して出力する。

フレームメモリ１３０では分割値逆変換器１２Ｂの出力
を記憶し、アドレス発生器１２９の制御信号によりラス
タースキャンに対応する順序に変換し、復号画像データ
として出力端子１３１に出力する。

この時フレームメモリ１３０には、第９図のＡフレーム
時は全画素についてデータが書き込まれるが、Ｂフレー
ム時は動きブロックの画素のみが書き込まれる。

アドレス発生器１２９では、フレームメモリ１２５の動
きブロックの情報を基に書き込みアドレスを発生させ、
読み出し時は前述のようにラスタースキャンに対応する
画素順序となるようにアドレスを発生し、フレームメモ
リ１３Ｇに記憶されているデータを復号画像データとし
て出力端子１３１より出力する。

なお、上述の実施例にあっては、動き情報を付加情報と
して述べたが、これに限るわけではなく、他の情報でも
良いことは言うまでもない。

［発明の効果］以上説明したように本発明によれば、画像情報の持つ時
間方向の冗長度を除去し、高品位の画像情報を能率よく
伝送できる画像情報伝送方式を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての画像情報伝送システ
ムの送信側の概略構成図、第２図は本発明の一実施例としての画像情報伝送システ
ムの受信側の概略構成図、第３図は従来技術による画像情報伝送システムの送信側
の概略構成図、第４図は全画像データを画素ブロック群に分割する様子
を示す図、第５図は各画素ブロックのデータ配置を示す図、第６図
（ａ）は第３図における分割値変換部の変換特性を示す
図、第６図（ｂ）は第８図における分割値逆変換部の変換特
性を示す図、第７図は伝送されるデータを説明するための図、第８図
は第３図に示した画像情報伝送システムの送信側に対応
する受信側の概略構成を示す図、第９図は第１図、第２
図の動作を説明するための図である。１０２・・・画素ブロック分割回路、１０３・・・フレームメモリ、１０４・・・減算器、１０５・・・動き検出器、１０６・・・平均値演算回路、１００．１１２，１０７・・・切り換え器、１０８．１
２１ｉ・・・最大値検出器、１０９．１２７・・・最小
値検出器、１１０・・・遅延回路、１１１・・・分割値変換器、１１４．１２３・・・タイミングコントローラ、１１５
・・・パラレル・シリアル変換器、１２１・・・シリア
ル・パラレル変換器、１２４・・・最大・最小位置検出
器、１２８・・・分割値逆変換器、１２９・・・アドレス発生器、１３０・・・フレームメモリ。第４図第５図噂 υ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　Ｌト　　　　
　　　　　　　　　　　ζ ｃｈ　　　　　　　　　　　　ｃ＞第９図

Claims

【特許請求の範囲】一画面分が複数の画素データにより構成されている画像
情報を伝送する方式であって、前記一画面分の複数の画素データを所定数の画素データ
毎に複数の画素ブロックに分割し、各ブロック毎に当該画素ブロックが画面内の動画領域に
属するか静止画領域に属するかを判定し、該判定結果に基づいて、動画領域に属する画素ブロック
内の画素データは第１の符号化方式に基づき符号化して
伝送し、静止画領域に属する画素ブロック内の画素デー
タは前記第１の符号化方式とは単位符号化データ列を構
成する各データの並び順が異なる第２の符号化方式に基
づき符号化して伝送することを特徴とする画像情報伝送
方式。