JPH01138732A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01138732A JPH01138732A JP29813387A JP29813387A JPH01138732A JP H01138732 A JPH01138732 A JP H01138732A JP 29813387 A JP29813387 A JP 29813387A JP 29813387 A JP29813387 A JP 29813387A JP H01138732 A JPH01138732 A JP H01138732A
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- Japan
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- wiring
- film
- semiconductor device
- bit line
- peripheral circuit
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に配線膜構造に関するもの
である。
である。
第３図は、一般的な１チツプの半導体装置の平面図を示
す。このものは、メモリーセル部（６）、周辺回路部（
７）から成る。第４図は、第３図中の１−ＩＶＣ滑って
切断した従来の半導体装置の断面図である。このものは
、シリコン基板１１１ Ｊ：のスムースコート膜（２１
に蒸着法、スパッタ法などに工り専屯膜層を形成した後
にパターニングによってメモリーセル部（６）のビット
ライン用配線ｒｍ ＋３＋、周辺回路部（７）に周辺回
路部用配線膜（４）を同時に形成したものである。
す。このものは、メモリーセル部（６）、周辺回路部（
７）から成る。第４図は、第３図中の１−ＩＶＣ滑って
切断した従来の半導体装置の断面図である。このものは
、シリコン基板１１１ Ｊ：のスムースコート膜（２１
に蒸着法、スパッタ法などに工り専屯膜層を形成した後
にパターニングによってメモリーセル部（６）のビット
ライン用配線ｒｍ ＋３＋、周辺回路部（７）に周辺回
路部用配線膜（４）を同時に形成したものである。
従来の半導体装置は以上（７）工５に構成されているの
で、高集積化が進むに従い、データ転送が行なわれるビ
ットライン用配線膜（３）の間の距離は短くなる。この
ため近接するビットライン用配線膜（３１間に屯圧差が
存在すると、その間に従来より大きな寄生ｄ量か発生す
る。この寄生浮ばが大きくなるとビットライン配線膜（
３１を伝搬するデータ信号にのる雑音も大きくなるなど
の影響か生じ、動作マージンが低ドする。
で、高集積化が進むに従い、データ転送が行なわれるビ
ットライン用配線膜（３）の間の距離は短くなる。この
ため近接するビットライン用配線膜（３１間に屯圧差が
存在すると、その間に従来より大きな寄生ｄ量か発生す
る。この寄生浮ばが大きくなるとビットライン配線膜（
３１を伝搬するデータ信号にのる雑音も大きくなるなど
の影響か生じ、動作マージンが低ドする。
この発明は、Ｊ：Ｈピのような問題点を解消するために
なされたものであり、適度する規則的な配線間１０発生
する寄生稈鼠を従来より小さくすることにより、寄生４
吋の発生に伴い生じる雑音などの動作マージン低下の要
因を抑えた従凱０高品質の半導体装置を侍ることを目的
とする。
なされたものであり、適度する規則的な配線間１０発生
する寄生稈鼠を従来より小さくすることにより、寄生４
吋の発生に伴い生じる雑音などの動作マージン低下の要
因を抑えた従凱０高品質の半導体装置を侍ることを目的
とする。
この発明に係る半悸不装間は、互いに近接する規則的な
配線のＢｔＡ厚を同一時に形成された電源線等の比較的
、配線幅の広い配＠層の膜厚エリも博く形成するよ’）
ＶＣＬ、たものである。
配線のＢｔＡ厚を同一時に形成された電源線等の比較的
、配線幅の広い配＠層の膜厚エリも博く形成するよ’）
ＶＣＬ、たものである。
この発明における、博く形成された配線層は互いに近接
する配線の間に発生する寄生容量の大きさを低減化する
。また電源等の周辺回路部用配線膜の膜厚は２従来と変
わらないので抵抗を二げることはない。そのために動作
マージンの高い半幅１本装置を得ることができる。
する配線の間に発生する寄生容量の大きさを低減化する
。また電源等の周辺回路部用配線膜の膜厚は２従来と変
わらないので抵抗を二げることはない。そのために動作
マージンの高い半幅１本装置を得ることができる。
以ド、この発明の一実施例を同に従って説明する。第１
□□□は、この発明の一実／１１！ｉ例による半導体装
置の断面構造を示し６第２図にその製造フローに従った
断φ］構造を示す。
□□□は、この発明の一実／１１！ｉ例による半導体装
置の断面構造を示し６第２図にその製造フローに従った
断φ］構造を示す。
第２図は、シリコン基ｆｆｌ ＋１１ 、及びスムース
コート膜＋２１ Ｋビットライン用配線膜＋３＋、周辺
回路部用配線膜（４）をパターニングした後１周辺１回
路部用配線膜（４に、すなわち第４■における周辺回路
部（７）のみレジスト膜（５）を塗布しマスキングを施
した状聾である。
コート膜＋２１ Ｋビットライン用配線膜＋３＋、周辺
回路部用配線膜（４）をパターニングした後１周辺１回
路部用配線膜（４に、すなわち第４■における周辺回路
部（７）のみレジスト膜（５）を塗布しマスキングを施
した状聾である。
この後、ビットライン用配線膜（３：にのみ異方性エツ
チングを用い、レジスト膜（５１を除去することにより
て、ビットライン車間砂膜ｆ３１か周辺回路部用配線膜
（４１エリ薄い同−専屯膜か形成される。
チングを用い、レジスト膜（５１を除去することにより
て、ビットライン車間砂膜ｆ３１か周辺回路部用配線膜
（４１エリ薄い同−専屯膜か形成される。
Ｊ：記実施例にボした構造（第１図）かられかるよ′）
ｌＣ６この実施例においては４ビツトライン用配線膜（
３）か周辺回路部用配線膜（４１エリ膜厚か薄い構造と
なっている。こむによって近接するビットライン用配線
膜（４１間に生じる寄生浮せは減少する。
ｌＣ６この実施例においては４ビツトライン用配線膜（
３）か周辺回路部用配線膜（４１エリ膜厚か薄い構造と
なっている。こむによって近接するビットライン用配線
膜（４１間に生じる寄生浮せは減少する。
これに伴いビットライン車間・１３！膜の抵抗は増大す
るがデータ転送速度はＲＣ時定数により決定されるので
、データ転送速度の低ｒなとの影響を生じることはない
。
るがデータ転送速度はＲＣ時定数により決定されるので
、データ転送速度の低ｒなとの影響を生じることはない
。
一万、１０１等の周辺（ロ）路部用配線１ｇ ＋４１の
抵抗も増大することはない。
抵抗も増大することはない。
以上の理由によりデータイぎ号ｔの雑音などの動作マー
ジン低Ｆの要因を抑制することかできる。
ジン低Ｆの要因を抑制することかできる。
尚、Ｊ：記冥施例においては、半萼本記憶装置のビット
ライン車間線ｊ漠にこの発明を適用したが、ｒｈｉ諒槻
等に比較して幅の狭い規則的な配線膜か存在するＩｌｌ
の半導体装置にも適用することかできる。
ライン車間線ｊ漠にこの発明を適用したが、ｒｈｉ諒槻
等に比較して幅の狭い規則的な配線膜か存在するＩｌｌ
の半導体装置にも適用することかできる。
この場合にも二連の効果を得られる。
また、実施例においては、シリコン基板（１）を持り半
導体装置にこの発明を通用したか、シリコン基板以外の
基板を持つ半導体装置にも適用することができる。この
場合にも同様の効果を得らｎる。
導体装置にこの発明を通用したか、シリコン基板以外の
基板を持つ半導体装置にも適用することができる。この
場合にも同様の効果を得らｎる。
また、同−愕屯膜の材料は、アルき二９ム、ポリシリコ
ン、高融点金属、高融点金掲のシリサイドの何れか、又
はそれらの混合物又はそれらのうち２徨以二の材料を用
いた多層膜に適用することができる。この場合にも同様
の効果を期待できる。
ン、高融点金属、高融点金掲のシリサイドの何れか、又
はそれらの混合物又はそれらのうち２徨以二の材料を用
いた多層膜に適用することができる。この場合にも同様
の効果を期待できる。
以上のように、この発明によれはｍ ０１ Ｈ等よりも
比較的、配線幅の狭く規則的な配線膜の膜厚は、電源線
等よりも比較的、配線幅の広い配＆！膜の１良厚エリも
博いので、互いに適数する配線幅の狭く規則的な配線間
の寄生序ｎｔを低減化できるので。
比較的、配線幅の狭く規則的な配線膜の膜厚は、電源線
等よりも比較的、配線幅の広い配＆！膜の１良厚エリも
博いので、互いに適数する配線幅の狭く規則的な配線間
の寄生序ｎｔを低減化できるので。
寄生ａ社の発生ｖｃ＃−い生じるデータ二の雑音なとを
抑えて動作マージンの畠い高品質な半導体装置か得られ
る。
抑えて動作マージンの畠い高品質な半導体装置か得られ
る。
第１図は、この発明の一実施例による半導ｆ＄装置の配
線膜部の断聞図、第２図は、その製造フロ−に従った断
面構造図、 ｒｔｔ ３図は２一般的な半導体装置の平
面図、第４図は、従来の半導体装置の断面構造図を示す
。 （１）はシリコン基板、（２１はスムースコート膜１．
３）はビットライン用配線膜、（４１は周辺回路部用配
線膜、（５１はレジスト膜、（６）はメモリーセル部、
（７）は周辺回路部をホす。 なお、各１図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ｊニド・し７Ｉ−眺 第３図 ６ メモリーセル部 ７１Ｆ１辺同了各９Ｐ 第４図 手続補正書（自発）
線膜部の断聞図、第２図は、その製造フロ−に従った断
面構造図、 ｒｔｔ ３図は２一般的な半導体装置の平
面図、第４図は、従来の半導体装置の断面構造図を示す
。 （１）はシリコン基板、（２１はスムースコート膜１．
３）はビットライン用配線膜、（４１は周辺回路部用配
線膜、（５１はレジスト膜、（６）はメモリーセル部、
（７）は周辺回路部をホす。 なお、各１図中同一符号は同一または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ｊニド・し７Ｉ−眺 第３図 ６ メモリーセル部 ７１Ｆ１辺同了各９Ｐ 第４図 手続補正書（自発）
Claims (4)
- （１）半導体基板の主表面上に複数の配線を有し、電源
線等の比較的、配線幅の広い配線層を有する第一の領域
と、電源線等よりも比較的、配線幅の狭く規則的な配線
層を有する第二の領域の配線を同時に形成し、第一の領
域と第二の領域で膜厚が異なることを特徴とする半導体
装置。 - （２）上記構造を半導体記憶装置に用い、メモリセル部
の膜厚が周辺回路部の膜厚より薄いことを特徴とする特
許請求の範囲第１項に記載の半導体装置。 - （３）上記構造を半導体記憶装置のビットライン用配線
膜に適用することを特徴とする特許請求の範囲第１項又
は第２項に記載の半導体装置。 - （４）上記構造の配線材料が、アルミニウム、ポリシリ
コン、高融点金属、高融点金属のシリサイドの何れか、
又はそれらの混合物、又はそれらのうち２種以上の材料
を用いた多層膜であることを特徴とする特許請求の範囲
第１〜３項の何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29813387A JPH01138732A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29813387A JPH01138732A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138732A true JPH01138732A (ja) | 1989-05-31 |
Family
ID=17855611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29813387A Pending JPH01138732A (ja) | 1987-11-25 | 1987-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01138732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| JPH11274154A (ja) * | 1998-03-24 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1987
- 1987-11-25 JP JP29813387A patent/JPH01138732A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| US6060784A (en) * | 1995-12-18 | 2000-05-09 | Nec Corporation | Interconnection layer structure in a semiconductor integrated circuit device having macro cell regions |
| JPH11274154A (ja) * | 1998-03-24 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6593654B2 (en) | 1998-03-24 | 2003-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US6828222B2 (en) | 1998-03-24 | 2004-12-07 | Kabushiki Kaisha Toshiba | Method for manufacturing multilayer wiring structure semiconductor device |
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