JPH0112552Y2

JPH0112552Y2 -

Info

Publication number: JPH0112552Y2
Application number: JP1981063391U
Authority: JP
Priority date: 1981-04-30
Filing date: 1981-04-30
Publication date: 1989-04-12
Also published as: JPS57176741U

Description

【考案の詳細な説明】本考案は、MOS−FETを用いたアナログスイ
ツチ回路の改良に関するものであつて、比較的高
周波領域で動作させることができ、オフ時におけ
るリーク電流の小さな回路を提供するものであ
る。[Detailed description of the invention] The present invention relates to an improvement of an analog switch circuit using MOS-FET, and provides a circuit that can operate in a relatively high frequency range and has a small leakage current when turned off. It is something.

アナログ信号をスイツチングするのにあたつ
て、各種のアナログスイツチ回路が用いられてい
る。 Various analog switch circuits are used to switch analog signals.

このようなアナログスイツチ回路の一種に、
MOS−FET（Metal Oxide Semiconductor−
Field Effect Transistor）を用いたものがある。
MOS−FETは、オン時にトランジスタのような
残留電圧や駆動側からの電流もれなどがほとんど
ないこと、オフ時のインピーダンスが機械的スイ
ツチ素子の絶縁抵抗と同程度と非常に大きいこ
と、スイツチのオンオフ制御は電圧のみでよく低
電力の回路が使えることなどの利点がある。しか
し、ボデイ電極をオープンにした状態でスイツチ
素子として使用すると、高周波信号に対するオフ
アイソレーシヨンが悪化するとともにゲート電極
とボデイ電極間のストレイ容量が悪影響を及ぼす
ことになり、Ｎ形MOS−FETのボデイ電極をソ
ース電極と接続した状態でスイツチ素子として使
用すると、オフ時においてソース電極がドレイン
電極より高電圧の場合にはドレイン電極とボデイ
電極間のPN接合が順方向にバイアスされてソー
ス電極とドレイン電極との間に大きなリーク電流
が流れることになる。 One type of analog switch circuit is
MOS-FET (Metal Oxide Semiconductor-
There is one that uses a field effect transistor (Field Effect Transistor).
MOS-FETs have almost no residual voltage or current leakage from the drive side when on, unlike transistors, and their impedance when off is very large, comparable to the insulation resistance of a mechanical switch element. On/off control requires only voltage and has the advantage of being able to use low-power circuits. However, if the body electrode is left open and used as a switch element, the off-isolation for high-frequency signals will deteriorate and the stray capacitance between the gate electrode and the body electrode will have an adverse effect. When used as a switch element with the body electrode connected to the source electrode, when the source electrode has a higher voltage than the drain electrode in the OFF state, the PN junction between the drain electrode and the body electrode is forward biased and the source electrode is connected to the source electrode. A large leakage current will flow between the drain electrode and the drain electrode.

本考案は、これらの欠点を解除するために、
MOS−FETを用いたアナログスイツチ回路にお
いて、ソース電極（ドレイン電極）とボデイ電極
は共通電位点に接続され、ドレイン電極（ソース
電極）には入力信号を分圧する分圧回路の出力端
子が接続され、ゲート電極には駆動信号の入力端
子が接続され、前記分圧回路はドレイン電極（ソ
ース電極）とボデイ電極とのPN接合の順方向電
圧よりも小さな分圧出力をドレイン電極（ソース
電極）に加えるように構成されたことを特徴とす
る。 In order to eliminate these drawbacks, the present invention
In an analog switch circuit using MOS-FET, the source electrode (drain electrode) and body electrode are connected to a common potential point, and the output terminal of a voltage divider circuit that divides the input signal is connected to the drain electrode (source electrode). , a drive signal input terminal is connected to the gate electrode, and the voltage dividing circuit applies a divided voltage output to the drain electrode (source electrode) that is smaller than the forward voltage of the PN junction between the drain electrode (source electrode) and the body electrode. It is characterized by being configured to add.

以下、図面を用いて詳細に説明する。 Hereinafter, it will be explained in detail using the drawings.

第１図は、本考案の一実施例を示す回路図であ
つて、Tiはアナログ信号の入力端子、Toはアナ
ログ信号の出力端子、Tdは駆動信号の入力端子、
Ra，Rbは分圧回路を構成する抵抗、Ｑはエンハ
ンスメント形のMOS−FET（以下FETという）
である。 FIG. 1 is a circuit diagram showing an embodiment of the present invention, where Ti is an analog signal input terminal, To is an analog signal output terminal, Td is a drive signal input terminal,
Ra and Rb are resistors that make up the voltage divider circuit, and Q is an enhancement type MOS-FET (hereinafter referred to as FET).
It is.

入力端子Tiと共通電位点との間には、抵抗
RaRbの直列回路よりなる分圧回路が接続されて
いる。出力端子ToおよびFETのドレイン電極Ｄ
は分圧回路を構成する抵抗RaとRbの接続点に接
続され、ゲート電極Ｇは駆動信号の入力端子Td
に接続され、ソース電極Ｓとボデイ電極Ｂとは共
通電位点に接続されている。 A resistor is connected between the input terminal Ti and the common potential point.
A voltage divider circuit consisting of a series circuit of RaRb is connected. Output terminal To and drain electrode D of FET
is connected to the connection point of resistors Ra and Rb forming a voltage divider circuit, and the gate electrode G is the drive signal input terminal Td.
The source electrode S and the body electrode B are connected to a common potential point.

第２図は、第１図におけるFETの等価回路図
であつて、ボデイ電極Ｂはドレイン電極Ｄおよび
ソース電極Ｓに対してそれぞれ順方向特性を有し
ている。 FIG. 2 is an equivalent circuit diagram of the FET shown in FIG. 1, in which the body electrode B has forward characteristics with respect to the drain electrode D and the source electrode S, respectively.

再び第１図において、第２図に示すように、ボ
デイ電極Ｂはドレイン電極Ｄに対して順方向特性
を持つているので、ボデイ電極Ｂおよびソース電
極Ｓを共通にして共通電位点に接続すると、オフ
時にドレイン電極Ｄの電位が共通電位点の電位よ
りも一定以上の負レベルになることによりボデイ
電極Ｂとドレイン電極Ｄ間のPN接合が順方向に
バイアスされることになり、ドレイン電極Ｄとソ
ース電極Ｓ間に大きなリーク電流が流れることに
なる。そこで、本考案では、入力端子Tiに加え
られるアナログ信号の絶対値をPN接合の順方向
電圧よりも小さな値に分圧してドレイン電極Ｄに
加えるように分圧抵抗Ra，Rbの値を選定してい
る。分圧抵抗Ra，Rbの相対値はリーク電流に着
目して選定するが、絶対値はFETのオン抵抗の
温度特性および出力端子Toに接続される次段の
増幅器の入力抵抗に基づいて定めればよい。 Referring again to FIG. 1, as shown in FIG. 2, the body electrode B has a forward characteristic with respect to the drain electrode D, so if the body electrode B and the source electrode S are connected to a common potential point, When the drain electrode D is off, the potential of the drain electrode D becomes a certain level or more negative than the potential of the common potential point, so that the PN junction between the body electrode B and the drain electrode D is biased in the forward direction. A large leakage current will flow between the source electrode S and the source electrode S. Therefore, in the present invention, the values of the voltage dividing resistors Ra and Rb are selected so that the absolute value of the analog signal applied to the input terminal Ti is divided into a value smaller than the forward voltage of the PN junction and applied to the drain electrode D. ing. The relative values of the voltage dividing resistors Ra and Rb are selected with an eye to leakage current, but the absolute values are determined based on the temperature characteristics of the FET's on-resistance and the input resistance of the next stage amplifier connected to the output terminal To. Bye.

このように構成することにより、前述のような
ボデイ電極をオープンにした状態で使用する場合
の欠点およびボデイ電極をソース電極と接続した
状態で使用する場合の欠点を解決することができ
る。 With this configuration, it is possible to solve the above-described drawbacks when the body electrode is used in an open state and the drawbacks when the body electrode is used in a state where it is connected to the source electrode.

第３図は、本考案に係るアナログスイツチ回路
を用いた同期整流回路の具体例を示す回路図であ
つて、第１図と同等部分には同一符号を付してい
る。 FIG. 3 is a circuit diagram showing a specific example of a synchronous rectifier circuit using an analog switch circuit according to the present invention, in which parts equivalent to those in FIG. 1 are given the same reference numerals.

第３図において、OSCは定振幅発振器、MPは
励磁コイルW₁と検出コイルW₂との間の相互イン
ダクタンスの変化を利用した磁気変位変換器、
A₁，A₂は交流増幅器、A₃は直流増幅器、Ｃはコ
ンデンサ、OUTは出力端子である。 In Fig. 3, OSC is a constant amplitude oscillator, MP is a magnetic displacement transducer that utilizes changes in mutual inductance between exciting coil _W1 and detection coil _W2 ,
A ₁ and A ₂ are AC amplifiers, A ₃ is a DC amplifier, C is a capacitor, and OUT is an output terminal.

定振幅発振器OSCは、一定振幅の正弦波信号e_a
を送出するものであつて、磁気変位変換器MPの
励磁コイルW₁に加えられるとともに、交流増幅
器A₁を介してFETのゲート電極Ｇにも加えられ
る。本実施例では、約50kHzの信号を送出するよ
うに構成されている。磁気変位変換器MPは、移
動する変換対象の位置に応じて振幅が変化する正
弦波信号e_aと同期した出力信号e₁を発生する。こ
の出力信号e₁は交流増幅器A₂で所定の大きさ
e₁′に増幅された後、コンデンサＣを介して抵抗
Ra，Rbの直列回路よりなる分圧回路に加えられ
る。これにより、分圧回路には、信号e₁′中の直
流成分が除かれた信号e₂が加えられることにな
る。FETは、交流増幅器A₁の出力信号e_gにより
駆動され、出力信号e_gが正極性の時はオンとな
り、負極性の時はオフとなる。これにより、抵抗
Ra，Rbよりなる分圧回路を介してFETのドレイ
ン電極Ｄに加えられる信号e₃は、半波整流信号と
なる。この半波整流信号e₃は直流増幅器A₃で増
幅され、出力端子OUTに送出される。ここで、
直流増幅器A₃の非反転入力端子は共通電位点に
接続されているものと考えることができるので、
分圧回路は第１図と同様に機能することになる。 The constant amplitude oscillator OSC generates a constant amplitude sinusoidal signal e _a
is applied to the excitation coil _W1 of the magnetic displacement transducer MP, and is also applied to the gate electrode G of the FET via the AC amplifier _A1 . In this embodiment, it is configured to send out a signal of about 50kHz. The magnetic displacement transducer MP generates an output signal e ₁ synchronized with a sinusoidal signal e _a whose amplitude changes depending on the position of the moving target. This output signal e ₁ is given a predetermined magnitude by the AC amplifier A ₂ .
After being amplified to e ₁ ', it is connected to the resistor via capacitor C.
It is added to a voltage divider circuit consisting of a series circuit of Ra and Rb. As a result, the signal e ₂ from which the DC component in the signal e ₁ ' has been removed is applied to the voltage dividing circuit. The FET is driven by the output signal e _g of the AC amplifier A ₁ and is turned on when the output signal e _g has positive polarity and turns off when it has negative polarity. This makes the resistance
The signal _e3 applied to the drain electrode D of the FET via the voltage dividing circuit composed of Ra and Rb becomes a half-wave rectified signal. This half-wave rectified signal e ₃ is amplified by the DC amplifier A ₃ and sent to the output terminal OUT. here,
Since the non-inverting input terminal of DC amplifier _A3 can be considered to be connected to a common potential point,
The voltage divider circuit will function in the same manner as in FIG.

第４図は、このような動作を説明するための波
形図であつて、ａは磁気変位変換器MPから送出
される出力信号e₁を示し、ｂはコンデンサＣを介
して分圧回路に加えられる信号e₂を示し、ｃは交
流増幅器A₁を介してFETのゲート電極Ｇに加え
られる信号e_gを示し、ｄは分圧回路で分圧されて
FETに加えられる信号e₃を示し、ｅは直流増幅
器e₃を介して出力端子OUTに送出される出力信
号e₄を示している。本実施例において、磁気変位
変換器MPからは、変換対象が０，100％に位置
した状態で40mV（ｐ−ｐ）となつて50％に位置
した状態でOmVとなり、０〜50％に位置した状
態と50〜100％に位置した状態とでは位相が180度
異なる出力信号e₁が送出される。交流増幅器A₂
のゲインは約23に設定されている。コンデンサＣ
としては、0.01uFの静電容量のものを用いてい
る。このコンデンサＣの50kHzにおけるインピー
ダンスは約300Ωとなる。分圧回路を構成する抵
抗Ra，Rbの抵抗値は、分圧電圧e₃の絶対値を
200mV以下に抑えるように選定されていて、Ra
＝33kΩ、Rb＝22kΩに選定されている。また、
分圧回路の抵抗値をこのように選定することによ
り、FETのオン抵抗の温度変動分を＋５Ω／10
℃とすると、この温度変動分による影響を0.02
％／10℃以下に抑えることもできる。 FIG. 4 is a waveform diagram for explaining such an operation, in which a shows the output signal e1 sent out from the magnetic displacement transducer MP, and b shows the output signal _e1 sent out from the magnetic displacement transducer MP, and b shows the signal applied to the voltage dividing circuit via the capacitor C. c shows the signal e g applied to the gate electrode G of the FET via the AC amplifier A ₁ , and d shows the signal e _g applied to the gate electrode G of the FET through the AC amplifier _A1 , and d shows the signal e g applied to the gate electrode G of the FET through the AC amplifier A
The signal e ₃ applied to the FET is shown, and e shows the output signal e ₄ sent to the output terminal OUT via the DC amplifier e ₃ . In this example, the magnetic displacement transducer MP outputs 40 mV (p-p) when the conversion target is located at 0 and 100%, OmV when it is located at 50%, and OmV when the target is located at 0 to 50%. An output signal e ₁ having a phase difference of 180 degrees is sent between the state where the output voltage is set and the state where the output signal is located between 50% and 100%. AC amplifier A ₂
The gain of is set to approximately 23. Capacitor C
A capacitor with a capacitance of 0.01uF is used. The impedance of this capacitor C at 50kHz is approximately 300Ω. The resistance values of the resistors Ra and Rb that make up the voltage divider circuit are based on the absolute value of the divided voltage e ₃ .
It is selected to suppress Ra to below 200mV.
= 33kΩ, Rb = 22kΩ. Also,
By selecting the resistance value of the voltage divider circuit in this way, the temperature fluctuation of the FET on-resistance can be reduced by +5Ω/10
℃, the influence of this temperature fluctuation is 0.02
%/10℃ or less.

なお、上記実施例では、ソース電極Ｓとボデイ
電極Ｂとを共通電位点に接続してドレイン電極Ｄ
に分圧回路の分圧信号を加える例について示した
が、ソース電極Ｓとドレイン電極Ｄの接続を入れ
替えても同様の効果が得られる。 In the above embodiment, the source electrode S and the body electrode B are connected to a common potential point, and the drain electrode D
Although an example in which a voltage dividing signal from a voltage dividing circuit is added to is shown, the same effect can be obtained even if the connections between the source electrode S and the drain electrode D are switched.

また、上記実施例では、本考案に係るアナログ
スイツチ回路を同期整流回路に用いる例について
説明したが、他の回路にも用いることができるこ
とはいうまでもない。 Further, in the above embodiment, an example was explained in which the analog switch circuit according to the present invention is used in a synchronous rectifier circuit, but it goes without saying that it can be used in other circuits as well.

以上説明したように、本考案によれば、比較的
高周波領域で用いることができ、オフ時における
リーク電流の小さなMOS−FETを用いたアナロ
グスイツチ回路が実現でき、各種の電子回路に好
適である。 As explained above, according to the present invention, it is possible to realize an analog switch circuit using a MOS-FET that can be used in a relatively high frequency range and has a small leakage current when turned off, and is suitable for various electronic circuits. .

[Brief explanation of drawings]

第１図は本考案の一実施例を示す回路図、第２
図は第１図の等価回路図、第３図は本考案に係る
アナログスイツチ回路を用いた同期整流回路の具
体例を示す回路図、第４図は第３図の動作を説明
するための波形図である。Ｑ……MOS−FET、Ra，Rb……抵抗。 Figure 1 is a circuit diagram showing one embodiment of the present invention;
The figure is an equivalent circuit diagram of Figure 1, Figure 3 is a circuit diagram showing a specific example of a synchronous rectifier circuit using an analog switch circuit according to the present invention, and Figure 4 is a waveform for explaining the operation of Figure 3. It is a diagram. Q...MOS-FET, Ra, Rb...resistance.

Claims

[Claim for Utility Model Registration] In an analog switch circuit using MOS-FET, the source electrode (drain electrode) and the body electrode are connected to a common potential point, and the drain electrode (source electrode) has a voltage divider that divides the input signal. The output terminal of the voltage circuit is connected, the input terminal of the drive signal is connected to the gate electrode, and the voltage dividing circuit has a divided voltage output smaller than the forward voltage of the PN junction between the drain electrode (source electrode) and the body electrode. An analog switch circuit characterized in that the analog switch circuit is configured to apply a voltage to a drain electrode (source electrode).