JPH01125234A - パッチ化システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野及び従来の技術〉 本発明は、ページ印刷システムの分野、さらに限定的に
言うとページ印刷システ１、のためのイメージプロセッ
サに関するものである。

ページ印刷システムは良く知られたものであり、多数の
さまざまなタイプのプリンタを使用する。

例えばゼログラフィドラム、発光ダイオード（ＬＥＤ）
及びレーザープリンタ（レーザと連結されたゼログラフ
ィドラム）などは全て一般的に用いられ、ページ印刷シ
ステムを構成している。

ページ印刷システムは、コード化されたページレイアウ
ト情報を処理して印刷されたページを形成する。イメー
ジプロセッサは、復号され圧縮されていないページイメ
ージデータを形成（ペイント）するようページレイアウ
ト情報を処理する。

イメージプロセッサは、処理時間中作動する。予じめ設
定された印刷速度で作動するプリンタが、印刷時間中、
印刷済ページを印刷する。このプリンタは、ページイメ
ージデータに呼応して可変的な輝度の画素の走査された
アレイを形成する。プリンタのインターフェイスは、ペ
ージイメージデータがプリンタ（シップアウト）まで伝
送されるようプリンタにイメージプロセッサを接続し、
印刷済ページを形成する印刷済画素の輝度を決定する。

ページ印刷システムにおいて、印刷済ページは、紙のよ
うな出力媒体上の定められた物理的場所にて離散的ピク
チャーエレメント（画素）を印刷することにより形成さ
れる。一般に、画素は異なる色、異なる輝度をもち、そ
の他の可変的なパラメータを有する可能性もある。一般
に、このような可変的パラメータで画素を定義づけする
ために、各画素はｎビットのデータにより表わされる。

１つの単純な例として、色が白色でありその他のパラメ
ータが全く変化しない場合を考えてみる。このような単
純な例においては、画素は、単一（ｎ＝１）のデータビ
ットにより表わすことができる。

ここでビットは黒に対して「オン」　（２進数１）、白
に対しては「オフ」　（２進数Ｏ）である。印刷用装置
が白黒のみを備えたマトリクスプリンタである場合、印
刷済ページは、印刷済画素（黒）又は空白スポット（白
）を画素記憶場所に記録する小さな記憶場所マトリクス
により規定される。標準的な白黒レーザープリンタの場
合、各画素は１辺３００分の１インチの四方形である。

各噸素は印刷すべき最小の文字又はその他の形よりもは
るかに小さく、従って各々の文字又は形は数多くの画素
で形成される。

プリンタは、その２本の軸のうち１方に沿って出力媒体
を走査することにより作動する。紙は「ページ方向」と
呼ばれる方向Ｐに対して平行に移動する。レーザー光線
は「走査方向」と呼ばれる方向Ｓに走査する。走査方向
はページ方向に直交している。レーザー光線は、各々の
画素の記憶場所においてオン又はオフであり、こうして
レーザー光線がページを横切って走査するにつれて印刷
剤画素又はブランク点のいずれかを形成する。

走査方向における一行（フルライン）は走査う１゜ンと
呼ばれる。走査ラインの全ページ（フルページ）は、印
刷済ページと呼ばれる。

印刷済ページがプリンタにより形成されるためには、レ
ーザー光線をオン及びオフに切り替えるためのデータが
プリンタに与えられる。印刷済ページを表わしプリンタ
に供給されるデータは、「ページイメージ」又は「ペー
ジイメージデータ」と呼ばれる。ページイメージはコン
ピュータのメモリー記憶場所又はその他の記憶装置内に
記憶される。画素が白又は黒である例においては、１つ
のビット（１つの画素を表わす）が１つの記憶セルの中
に記憶されうる。ページイメージから印刷済ページまで
の１対１マフピングを有する圧縮されていないデジタル
表示については、１ページイメージを構成するデジタル
表示の各々のビットは、画素の色（白又は黒）及び記憶
場所の両方について印刷済ページ内の１つの画素に対す
る対応をもっていなくてはならない。

１例において、印刷済ページは、各々２０４０個の画素
から成る２６４０本の一連の走査ラインとして表示され
る。これに相応して、ページイメ−ジは、各々２０４０
個のセルをもつ２６４０の記憶セクション内に記憶され
うる。例えば、「０」という値が白の画素を示し「１」
という値が黒の画素を示すものとして、各々の記憶セル
が１ビツトの情報を記憶する。各々の記憶セクションは
、印刷されたページの１走査ラインに対応しており、従
って、メモリーの記憶セル内のビットから印刷済ページ
上の画素まで１対１のビット・ビクセルマツプがある。

ページイメージに対する代替的な表示としては、同一色
の画素シーケンスのライン・レングスコード化を用いる
ことにより達成されるものがある。

ラン・レングスコード化においては、走査ラインはシー
ケンスとして表示され、各々のシーケンスは（長さ）（
色）の形のものとして定義づけされる。ここで、「長さ
（レングス）」は画素の数を、「色」は白についてはｒ
ＷＪ黒についてはｒＢＪのいずれかを表わしている。

ページイメージを表わすにはこの他にも使用できる数多
くのタイプのデジタルコード化表示がある。メモリー内
に記憶されているページイメージデータと印刷済ページ
の画素の間には相関関係があるが、この相関関係は１対
１のビット−画素マツプである必要はない。

ページイメージデータ自体は通常「ページレイアウト」
から復号される。「ページレイアウト」とは、印刷済ペ
ージ全体のコード化された表示である。ベージレイアウ
トはページレイアウト言語を用いてコード化される。ベ
ージレイアウト言語は、［シンボル（ｇｌｙｐｈ）　Ｊ
と呼ばれる基本形状のライブラリ又は表を用いる。絵文
字の中には、文字、数字、記号及びあらゆるタイプ及び
サイズの形状又は字が含まれる。ベージレイアウト言語
は、印刷済ページ上のどこにシンボルを位置づけるべき
かを規定する命令を内含する。さらにベージレイアウト
言語はその他の印刷用プリミティブ（ライン、スプライ
ンなど）を規定することができ、これらが印刷済ページ
上のどこに位置づけられるべきかを定義づけする。ベー
ジレイアウト言語で表わされたベージレイアウトは、印
刷済ページ上の位置と画素を相関関係づけするページイ
メージデータを形成するよう復号される。

イメージプロセッサは、デジタル形で記憶された高レベ
ルのコード化されたページレイアウトデータを受は入れ
、ページレイアウトを処理し復号されたページイメージ
データを同様にデジタル形で形成する装置である。ペー
ジイメージデータは次にプリンタに送られ、プリンタに
印刷済ページを形成させる。

〈発明が解決しようとする課題〉 イメージプロセッサは、ページ同期プリンタと共に用い
られた場合、数多くの制約条件に直面する。ページ同期
プリンタは、１ページの印刷中均−の速度で印刷し、ペ
ージ間でのみプリンタの停止を可能とする。いくつかの
先行技術の装置では、イメージプロセッサは、このよう
なプリンタが必要とする一定のデータ速度と符合しうる
速度にて復号されたページイメージデータを生成するた
めコード化されたページレイアウトデータを処理するよ
うに設計されていた。しかしながら複雑なページレイア
ウトは、ページレイアウトの処理とページイメージの印
刷の間の平衡を混乱させる可能性がある。プリンタにペ
ージイメージデータを供給する上でイメージプロセッサ
が過度に緩慢である場合、ページ同期プリンタは開始点
と終了点の間のいずれの時点においてもページの印刷の
停止を許さないため、正しくないページが印刷されるこ
とになる。

初期の先行技術装置は、部分ページメモリー緩衝域記憶
機構を用いていた。部分ページメモリー緩衝域は、圧縮
されていないページイメージの一部分のみが記憶されて
いる専用記憶域である。記憶装置は比較的高価なもので
、ベージレイアウトは比較的単純なものであったため、
初期のイメージ処理システムは、メモリを保存（倹約）
するため処理速度を利用していた。

１つの部分ページメモリー緩衝域機構は、交互の緩衝域
を用いる先行技術のイメージプロセッサーにおいて実現
された。交互緩衝域を用いると、ページレイアウト情報
は、ページイメージの第１の部分を成すデジタル表示で
１つの緩衝域を満たすよう処理される。第１の緩衝域が
そのページイメージの一部分で満たされた後、この第１
の緩衝域は、印刷済ページを印刷するためページ同期プ
リンターへと排出される。第１の緩衝域がプリンターへ
と排出されている間、第２の緩衝域がそのページの次の
部分を形成すべくページレイアウトを処理することによ
って満たされる。第１の緩衝域が空になり第２の緩衝域
が満たされると、２つの緩衝域の役目は交換される。第
１の緩衝域が再び満たされている間、第２の緩衝域はプ
リンタへと排出される。交互に緩衝域を充てん及び排出
するプロセスは、ページイメージ全体が印刷されるまで
つづく。

部分ページメモリ緩衝域機構の第２の変形態様は、バン
ドメモリー割振り方法を用いる先行技術のイメージプロ
セッサーにおいて実現されている。

この方法は、標準的に約１２８キロバイトの専用記憶域
を使用することから成る。バンドを構成するメモリは、
各々ページイメージの水平ライン内に含まれた画素数の
共通の幅をもつ複数の走査ラインとして組織されている
。このバンドは一般にウィンドウと呼ばれている。これ
は、このバンドがページイメージの走査ラインを比較的
少数しか含んでいないからである。

バンド割振り方法を用いるシステムオペレーションは、
ページイメージの最初の数ラインの内容でバンドを充て
んする（ペイントする）こと、ページ同期プリンタを開
始させること及び前の内容が印刷されるにつれてバンド
の各ラインを更新することから成る。このようにして、
バンドはページイメージを下方移動させられ、ページ同
期プリンタを効果的にレーシングさせてバンド内へ流れ
る新しいデータを保持する。ペインティングオペレーシ
ョンはこのバンド内にあるよう制限されている。バンド
はページイメージ全体にわたり画面移動するためペイン
ティング順序は、画面移動させられた状態のバンドに制
約される。

上述のもののような部分ページメモリーバンドシステム
は、一般にテキストに付随する図形が比較的単純なもの
であるシステム又はテキストのみのシステムにおいて用
いられる。当初よりこれらのシステムの性能は、図形及
びテキストアプリケーションズソフトウエアの開発状態
と比較していた。

前述のとおり、部分ページメモリー緩衝域機構を用いる
先行技術のシステムは、「局所的に」複雑なページレイ
アウトが提起する処理上の問題点に直面している。緩衝
域光てん速度が、処理中のいつでも局所的に複雑なペー
ジレイアウトを処理できるほど充分速くない場合、ペー
ジイメージデータはプリンタがそれを必要とする時点で
利用可能ではなく、その結果、印刷済ページ内にエラー
が生じることになる。

局所的に複雑なページレイアウトは、ページイメージの
いずれかの部分を形成するのに多大な処理時間を必要と
する複雑さをその特徴とする。複雑さは標準的に、印刷
済ページの比較的小さい部域内に多数のシンボル及び／
又はその他の印刷用プリミティブを位置づけなくてはな
らないような状況において発生する。ページイメージの
いくつかの局所的部分を形成するために多くの命令（ペ
ージレイアウト内の段階）を実行する必要がある場合、
イメージプロセッサは、プリンタが印刷する速度よりも
低い速度でページイメージを生成してもよい。前述のタ
イプの先行技術の装置においては、複雑なページレイア
ウトを処理するときに遭遇するより低い速度の結果、ア
ンダーラン・エラーと呼ばれるエラー条件がみられるこ
とになる。

先行技術におけるこの後に続く主要な発展は、孤立全ペ
ージイメージ緩衝域の導入であった。このタイプの先行
技術は、印刷済ページ全体についての圧縮されていない
ページイメージが、印刷作業の開始前に処理され全ペー
ジ緩衝域内に記憶されることを必要としている。全体的
ビットマツプメモリー割当て方法（全ページ緩衝域）は
その名の示すとおり、１文書の１イメージの全ビットマ
ツプを含むのに必要とされる画素記憶場所の数を含んで
いる専用記憶域である。

孤立全ページ緩衝域システムは、アンダーランエラーと
いう前述の問題点を解決するものの、別の問題に直面す
る。これらのシステムは、急速かつ連続的に多数の印刷
済ページを印刷する必要がある場合、ページ間遅延の問
題を有する。ページ間遅延は、現行のページを印刷する
のにその現行の内容を使い終えるまでシステムは次のペ
ージのページイメージデータで孤立全ページ緩衝域を充
てんし始めることができないという事実に起因するもの
である。ページ間遅延は、多くの印刷済ページの全体的
印刷速度を大幅に低下させる。従ってページ印刷システ
ムにおいては、ページ間遅延を避けることが望ましい。

先行技術は、同一システム内の二重の全ページ緩衝域の
使用に軌ることなく局所的複雑性の問題及びページ間遅
延の問題の両者共解決することができなかった。全ビッ
トマツプメモリー割振りは、高密度記憶装置の高いコス
トを低下させることにより、実現可能となった。１イン
チあたり３００ドツトでの８．５Ｘ１１インチのページ
の標準的アレイは、約１メガバイトのメモリーである。

従って、２重全ページ緩衝には、約２メガバイトのアレ
イが関与する。データ処理システムにおいては、仮想メ
モリー技法が良く知られている。仮想メモリーアドレス
空間は、標準的に、コスト、スペース又はアーキテクチ
ャ−により課せられる制約条件の周辺で作用する方法と
して用いられている。

論理メモリは、物理メモリーを超えることができ又逆も
成り立つ。先行技術においては、いくつかの実アドレス
空間により定義づけられた論理アドレス空間が実現され
、論理から実への変換の必要性はつねに存在する。

１つのイメージを細分するための周知のアルゴリズムは
、イメージをさらにより小さい領域に細分するギリシャ
の帰納的方法を用いている。これらの領域はＸ及びｙの
両方向に多数の画素をもつ。

このアルゴリズムはＮｘＭの画素イメージで始まる。こ
のアルゴリズムはまず、ＮｘＭのイメージ全体を単一色
（例えば白又は黒の矩形）表示として表示できるか否か
を決定する。もしできない場合には、ＮｘＭのイメージ
はＮ　／　ｘ及びＭ／ｙを整数とすＮ／ｘ　　ｘＭ／ｙ
表示に細分される。その後、これらの表示の各々を、そ
れが単一色イメージとして表示されうるか否かについて
決定するため検討する。これができない場合、各々の細
区分はさらに細分され検査される。構造内で各分岐の深
さが変化しうるような（Ｘ″　ｙ）アレイの樹形フォー
メーションが形成される。樹形形成は、最終的に（サブ
イメージを表わす）木の各々の葉が単一色表示として表
現されうるようになるまで続く、この樹形形成は、画素
レベルに至るまで続くことができる。このようなシステ
ムにおいて、バッチ（イメージのサブイメージ）は、全
ＮｘＭイメージから、表示されている特定のイメージの
一関数としての単一の画素に至るまで広がることができ
る。

ギリシャ式帰納的方法のもつ問題点は、かかるシステム
を実際に実現するのに必要とされるコスト及び間接費の
額が過度に高いと思われるという点にある。従って、全
ページメモリー緩衝域機構を実施する方がおそらくより
単純で安価であろう。

上述の背景に基づき、本発明の目的は、局所的複雑性に
起因するアンダーラン・エラーを受ける危険性を除去し
、過度の物理メモリーを用いることなくページ間遅延の
問題を低減するような改良されたイメージプロセッサ及
び印刷システムを提供することにある。

〈問題を解決するための手段〉 本発明は、イメージをマツピングするための論理メモリ
ーをもち、バッチ化（ｐａｔｃｈｉｈｉｃａｔｉｏｎ）
を用いるイメージプロセッサ及び印刷システムである。

このシステムは、以下のような４つのプロセスを実行す
る＝（１）ページイメージデータを作成し記憶するペイ
ンティングプロセス：（２）物理メモリーアドレスへバ
ッチ化された論理アドレスをマツピングする割り振りプ
ロセス；（３）プリンターに対しページイメージデータ
を伝送するシツピング（送出し）プロセス及び（４）物
理パンチを印刷後待ち行列まで戻す割り振り解除プロセ
ス。

本発明に従うと、ページ印刷システム内の論理メモリー
は、バッチ化プロセスを用いることによリベージイメー
ジデータを記憶し検索する目的で物理メモリーに相関関
係づけ（マツピング）されている。パッチ化プロセスは
、論理パッチとして知られているページイメージデータ
の一単位を用いる。各３６理パツチは、ページイメージ
全体の矩形又は四角形といった細区分を表わす。

論理メモリアドレス空間は、単数又は複数のページイメ
ージを記憶するために用いられる。論理メモリーアドレ
ス空間は、多くの論理パッチに区分される。

論理パッチは、物理メモリー内の物理メモリー位置を規
定する一連の物理メモリーアドレスに１対１でマツピン
グされうる論理アドレス空間内の一連の論理メモリーア
ドレスである。一連の論理メモリーアドレスが一連の物
理メモリーアドレスにマツピングされたとき、この物理
メモリーアドレスは、物理パッチと呼ばれる。従って、
この物理アドレス空間内の１物理パンチに対して論理ア
ドレス空間内の１論理パツチのマツピングがある。

一般に、一定の与えられた物理パッチに対して複数の論
理パッチをマツピングすることができる。

（例えば、１つの空白の物理パッチに対し数多くの空白
の論理パッチがマツピングされる）。一般に、同一の物
理メモリーアドレスに対し２つ以上の論理メモリーアド
レス（さまざまな論理パッチからの）をマツピングする
ことができる。

１つのパッチ内で、画素の配列は、画素がプリンタに送
られる走査順との関係において記述される。標準的には
、プリンタの走査順は、１つのページについて上から下
まで走査ラインが配列されているラスター走査順であり
、１走査ライン内の画素は左から右へと配列される。１
本の走査ライン内で最後の画素（最古画素）を走査した
後、そのラスター走査内の次の画素は、次の走査ライン
内の第１の画素（最左の）である。

各々の画素を選択する順序がプリンタの走査順（例えば
ラスター走査順）と同一である走査順序は、連続的なも
のとして定義づけられる。しかしながら、走査順序がプ
リンタの走査順で選択される画素をとび越すものの、そ
うでないかぎり選択順が同じである場合には、その走査
順序は不連続であると定義づけされる。

パッチ内では、画素は、数多くのセグメントが１つのパ
ッチ全体を表わすようなセグメントの形で組織されてい
る。論理パッチのセグメント内の画素（例えば、論理パ
ッチ内の一段の画素）はラスター走査配列との関係にお
いて連続している；しかしながら、１つの論理パンチの
一定の与えられたセグメントの最後の（最古の）画素と
この論理パッチの次のセグメントの最初の（最左の）画
素は、連続していない。というのも、ラスター走査配列
との関係においてセグメント間に画素が省かれているか
らである。

本発明は、（１）メモリー割り振りの局所性の改善、（
２）物理メモリーとの倹約　（３）シップアウトの間の
メモリーサイクリングの減少、（４）メモリー内の任意
の点を位置設定するための計算の減少、を得るためにパ
ッチ化を用いている。

パンチ化を使用することにより、物理メモリーは、グリ
ッド内に１ページのイメージを作り出すためイメージグ
リッド内にビット（ドツト又は画素とも呼ばれる）を置
く結果となる連続したメモリーアクセスにより用いられ
る確率が最大限にあるビットマツプイメージの特定の部
域に、割振りされる。

本発明の特徴は、ペインティングされるべきイメージを
生成するのに用いられる高レベルのページレイアウトデ
ータの量が制約されていないという点にある。入力デー
タの量が制約されていないだけではなく、入力データが
提示される順序は任意であり、いかなる特定の順序も要
求されない。

当然のことながら、ページレイアウトにより制御されて
いる形でデータが提示される順序は、印刷されるイメー
ジの出現に対し影響を及ぼす可能性がある；例えば、１
つのイメージが底部にあるイメージの上に現われること
が望まれる場合、底部のイメージが最初に提示され上部
のイメージが最後に提示されなくてはならない、しかし
ながら、あらゆる部分的ビットマツプならびにいくつか
の全ビットマツプシステムにおけるように、イメージの
上から下までページイメージを帯域に分類することは全
く必要とされない。入力データの提示順序はイメージデ
ータの仮想化に影響を及ぼさない。

又、イメージがＭｘＮイメージである場合、本発明は、
各々の画素が独立してペインティングされうるように（
すなわち、いずれかのＭ　ｘ　Ｎページ・イメージが表
示されうるように）全ＭｘＮメモリーを支持する。本発
明は、いかなる量の局所的複雑性も可能であるように同
じ画素位置全体にわたり再度ペイントできるようにする
ものである。

本発明において、物理メモリーの割振りは、実際のイメ
ージを印刷するのに必要とされる物理メモリーの量のみ
に基づく。例えば、１つのバッチにより束縛されている
ブランク空間は、表示するためにいかなるメモリーも必
要でない（マツプ内以外では）。

本発明は、物理メモリー内のさらに少ない可能性のある
物理記憶場所に対する論理入力データ内の多くのアドレ
スのマツピングを有している。物理記憶場所から印刷済
ページへのマツピングは、数多くのものから１つへの可
能性があり、入力データのマツピングに対する逆相関関
係として存在する。例えば、ブランクである論理バッチ
は単一のブランク物理バッチにマツピングされる。印刷
の間、ブランクの物理パッチは論理ページイメージのブ
ランク部域にマツプし戻される。

本発明は論理メモリーにペインティングし、必要に応じ
て物理バッチ割振りのためのシステムを用いる。この場
合、その物理メモリー内に物理バッチが割振りされたか
否かを示す割振り　（又はマツピング）表が存在する。

物理メモリー内の物理パッチは、論理メモリー内のいず
れの論理バッチにもマツピングしないか又は１つ又は２
つの論理バッチにマツピングする。

標準的には、１つの論理バッチはＸ次元とｙ次元の両方
を有する。できれば、論理バッチが１ページイメージを
適当に細分しこうしてペイントされるべき画素がいくつ
かのピッチ内に位置づけされその他のバッチをブランク
に残すようになるよう、論理バッチのサイズ及び形状を
調整することが望ましい。１インチあたり３００ドツト
のシステムのための優れた論理バッチサイズは１２８　
ｘ　１２８ビツトである。標準的な印刷剤材料にとって
矩形という形が最適であることが多い。これは、印刷済
材料が１方の方向に長く延びている（例えばページイメ
ージ全体を横切って）よりもむしろかなり局在化したＸ
及びｙ次元をもつからである。

可変的サイズのバッチには、分岐がどこにあるか及び各
々の分岐の長さのトラックを保持するためのオーバーヘ
ッドを必要とするため一定のサイズのバッチが望ましい
。かかるオーバーヘッドは、全ビットマツプメモリーの
ためにちょうどよいもの以上である可能性が大きい。さ
らに、可変的サイズのバッチを用いるメモリーシステム
からの印刷されるべき画素の取出しは、アンダーラン・
エラーを避けるために必要とされる境界内時間的限界内
で達成することが困難であることもある。当然のことな
がら、予じめ選択されるさまざまｆｃタイプのバッチ形
状を用いることができる。標準的には、単一のシステム
内では１サイズのバッチのみが使用される。

本発明は、ペインティングと印刷のプロセスを独立した
非同期プロセスに分離することにより、両方共先行技術
に付随していた印刷上のエラー及びページ間遅延を克服
、減少する。ペインティングプロセスは各々のページイ
メージをペイントし、次に印刷のため、完成したページ
イメージを待ち行列に入れる。印刷プロセスは、完成し
たイメージの待ち行列から各ページを印刷する。多数の
論理ページイメージメモリー空間及び充分な物理メモリ
ーを用いることにより、高速ペインターは、プリンタが
印刷できる以上の速さで標準的な複雑さのページイメー
ジをペイントすることができ、こうしてページ間遅延を
削除する。印刷するよりもペイントするのに長くかかる
局所的に複雑なページについては、印刷プロセスは、完
成したページの待ち行列からのページイメージを印刷し
つづけることができる。待ち行列が空になった場合、印
刷プロセスは、完成したページイメージが印刷できる状
態になるまで１ページ境界にてプリンタを停止させるこ
とができる（こうしてページ間遅延を再度導入する）。

このようにして、局所的複雑さのもつ性能劣化効果は、
いくつかのページ印刷時間全体にわたり平均化される。

一連の複雑な文書の結果であるページ間遅延は、先行技
術の装置に比べて本発明に基づく装置の方が少ない。ペ
ージ間遅延における減少は、バッチの使用と結びつけた
論理メモリーの使用の結果として得られるものである。

本発明の非制約型ペインティング順序は、２つのプロセ
ス（ペインティングと印刷）のいずれかが他方を待たな
くてはならない時間を少なくさせる。これはこれら２つ
のプロセスのオペレーションが重複しているからである
。

上述の要約から、本発明は、イメージ処理のために論理
メモリー及びバッチ化を用いる改良されたページ印刷シ
ステムを提供するという目的を達成するものであるとい
うことが明らかである。

本発明の付加的な目的及び特長は、本発明の好ましい実
施態様が図面と照らし合わせて記述されている以下の説
明から明らかになることと思われる。

〈実施例〉 本発明は、（１）メモリー割振りの局所性の改善、（２
）物理メモリの節約（保存）、（３）シップアウト中の
メモリーサイクリングの減少及び（４）メモリー内の任
意の点を位置設定するための計算の削減を得る目的で、
バッチ化を用いている。

バッチ化を用いることにより、物理メモリーは、グリッ
ド内で１ページのイメージを作り出すため１つのイメー
ジグリッド内にビット（ドツト及び画素とも呼ばれる）
を置く結果となる連続したメモリーアクセスにより用い
られる可能性が最も高い１ビツトマツプイメージの特定
の部域に対して割振りされる。

バッチ化を用いる割振りは、合成図形ビットマツプ内の
目標物をペイントするプロセスの通常の予測性に従う。

任意のＸ及びｙ次元の目標物は、通常、一定の与えられ
た出発位置から、左から右、上から下へラスクー書式に
てペイントされる。さらに、合成図形イメージを構成す
る個々の画素は通常クラスター状に存在する。以前ブラ
ンクであったバッチ内に画素を１つ置くと次につづくメ
モリーアクセスオペレーションのためバッチ全体の物理
メモリー割振りが行なわれ、こうして直ちに使用される
という予想の下にメモリーを割振ることになる。

パッチ化メモリー割振り方法は、物理メモリーを必要と
されている場合にのみ割当てることにより割振り効率を
改善させる。

バッチ化は、ブランクピッチ内に含まれている画素とは
異なる画素を含むページイメージ内のバッチに対しての
み物理メモリーを割振りすることにより物理メモリーを
節約する。その結果得られる節約（保存）は通常のマー
ジンを伴うテストページのための全ビットマツプを生成
するのに必要とされるメモリーの約３分の１である。ペ
ージイメージが、独立型図形目標物をとり囲むインデン
トされた段落又は部域により生成されたブランク部域を
含んでいる場合、付加的な物理メモリー節約（保存）を
実現することができる。

最も悪い例においても、バッチ化は全ビットマツプと同
等の物理メモリーしか消費しない。最悪の例というのは
、ページイメージの各々のパンチが、ブランクバッチに
含まれている画素と異なる画素を含んでいる場合である
。

バッチ化を用いるシステムは、シップアウト中のメモリ
ーサイクリングを減少させることができる、シップアウ
トというのは、メモリーからプリンタへ文書イメージデ
ータを伝送するプロセスである。ブランクパッチのデー
タフィールドは全て同じデータを含んでいるため、ブラ
ンクデータを記憶する単一のレジスタをブランクパッチ
に対する全てのメモリーアクセスに対して置換すること
ができる。実現されるメモリーサイクリングの減少は、
バッチ化を用いないシステムにおける１ページのシップ
アウトに必要とされる全メモリーサイクルのほぼ３分の
１であることが考えられる。

パッチ化メモリー割振り方法を使用するシステムは、ビ
ット平面メモリー内の任意の点を位置指定するのに必要
とされる算術計算の減少を図ることができる。この減少
は、２のより小さい累乗の絶対値であるいずれかの数字
（物理メモリー条件を最小限におさえるためバッチ化を
用いないシステムにおいて用いられるもの）ではなくむ
しろ２の整数累乗であるイメージ平面幅を作り出すため
論理メモリーを用いた結果である。その結果は、画素ア
ドレスが、そのページ内の走査ラインの場所を表わすも
のとその走査ライン内の画素の場所を表わすものという
２つの独立したフィールドに区分されうるようになると
いうことである。

本発明は、（１）物理メモリーの再利用及びリサイクル
ならびに（２）共通システムメモリーマツプの共用のた
め、既存のアーキテクチャ−と互換性がある。

バッチ化により、物理メモリーは、シップアウトプロセ
ス中に再利用されうる。シップアウトが定期的にメモリ
ーをアクセスするラスタ一方法は、メモリーのパッチを
自由にし、これらのパッチは次のページを作成するため
に使用されてもよいし〔ペイント・アヘッド（先行ペイ
ント）〕又、印刷システムのその他の機能に割り振りさ
れることもできる。各々のパッチは、論理イメージ平面
（ビットマツプ）内のどこにでも配置されうるため、次
に続くページイメージのベインティングは、使用可能な
自由パッチの数によってのみ束縛され、論理メモリーで
なく物理メモリーが用いられた場合のように解放されて
いるパッチの位置に制約されることはない。

バッチ化を実施するのに必要なマツプは論理メモリーシ
ステム内のその他のソフトウェア−を実行するのに必要
なマツプと共用されうる。かかる共用のための必要条件
は、各々の論理パッチ及び物理パッチにより用いられる
アドレスの数が、そのシステム内のその他の割振り可能
なメモリー単位（一般にメモリーページと呼ばれる）に
より用いられるアドレスの数に等しくなければならない
という点である。マツプを共用することにより、全ての
論理プロセスは、共通の待ち行列から物理メモリーを割
り振りすることができる。

バッチ化のための実現機構（スキーマ）は多平面構成と
して表わすことができる。さらに限定的に言うと、これ
は白黒の対照的な画素から成るページイメージについて
３つの平面として論理的に記述される。これらの平面の
うち２つは、論理定義域内に存在し、もう一つと物理定
義域内に存在する。

第１のすなわち上部の平面は、ページイメージデータを
記憶し検索するため中央演算処理装置（ＣＰ　Ｕ）によ
りアドレスされる矩形のアドレスマトリクスとして組織
された論理ページイメージメモリーにより表わされる。

第２のつまり中央の平面は、上部メモリーアレイからの
アドレスをバッチ化の実行に必要なアドレスに変換する
ための変換機構として機能する、実際には第１のものの
陰のメモリーである第２の論理ページイメージメモリー
により表わされる。第３のつまり下部の平面は、第２の
論理メモリーアレイからのアドレスを受は処理装置が提
供するページイメージデータを物理メモリー内に記憶さ
せるか又はここから検索させる、マツピングされた物理
メモリーにより表わされる。

上部平面を表わすメモリーアレイは、純粋論理ページイ
メージメモリーと呼ばれ、中央の平面を表わすメモリー
アレイは、バッチ化された論理ページイメージメモリー
と呼ばれ、下部平面を表わす物理メモリーは物理メモリ
ー又はマツピングされた物理メモリーと呼ばれる。

純粋論理ページイメージは、それぞれ印字法ページの幅
及び長さに相当するＸ及びｙの次元をもつ。Ｘ及びｙ次
元により定゛義づけられる部域のメモリー内の細分性は
、印刷済画素の同等物である。

Ｘ次元の値は、２の整数累乗に制約され、走査方向にお
いてプリンタが必要とする画素の数以上である。ｙ次元
の値は、２の累乗に制約されておらず、同様に、完全な
ページイメージのためにプリンタが必要とする走査ライ
ンの数以上である。

純粋論理ページイメージメモリーは、その全体にわたり
連続した１セツトの論理アドレスを占める。各々のアド
レスは、バッチ化が用いられるシステム内のＣＰＵのデ
ータ母線内に含まれているビット数（データ母線の幅）
により標準的に決定されるＸ方向における予じめ定めら
れた一定量の画素をアクセスする。純粋論理ページイメ
ージメモリーアレイの最上最左コーナーを表わす部域で
ある、第１の画素をアクセスするアドレスは、相対的ゼ
ロアドレスと呼ばれる。アドレスは、左方向から右方向
に向かって画素をアクセスするよう増大する。画素は、
データ母線幅の絶対値（データ母線画素量）である量に
まとめられる。こうして、第１の画素の右側の隣接する
連続画素量は、ゼロ相対アドレスの連続する単一増分で
あるアドレスによりアクセスされる。ページ方向での第
１の画素に隣接する画素のアドレスは、メモリーアレイ
のＸ次元全体を決定するアドレス数の値を第１の画素ア
ドレスに付加することにより決定される。ページ方向に
おける連続する隣接画素は、メモリーアレイのＸ次元を
決定するアドレス数の絶対値であるアドレスとして決定
される。

バッチ化された論理ページイメージメモリーは、付加的
な論理メモリー空間を使用することなく作成される。こ
れは前述のように、上にある純粋論理ページイメージメ
モリーの陰のメモリーである。

これは、陰のメモリー内に論理パンチ境界を作成する効
果をもつ純粋論理ページイメージメモリーのアドレスの
恒常的置換により作成される。パッチの境界は、それぞ
れＸパッチ及びＸバッチの量と呼ばれるＸ方向及びｙ方
向の画素量であるものとして決定される。１つのパッチ
内の第１の画素は、パッチの境界内の最上最左の画素で
ある。第１の画素との関係において、Ｘパッチ量の絶対
値は走査方向における唯一のパッチの境界をマークし、
Ｘバッチの量は各々ページ方向における唯一のパッチの
境界をマークする。

バッチ化された論理ページイメージメモリー内の第２の
メカニズムは、１つの相関関係を作り出しているため、
線形アドレスの不連続セットのグループである１つのパ
ッチの境界内に含まれているアドレスは、物理メモリー
の連続する線形セグメント内でマフピングされうる。こ
の相関関係は又、純論理アドレスの前述の恒常的置換の
結果である。結果として得られるマツピングは、純粋論
理ページイメージメモリーに対し１対１であり、１つの
パッチにより束縛されている部域全体を通して線形であ
る相当する出力アドレスを作成する。

バッチ化された論理ページイメージメモリー内で、１つ
のパッチにより束縛された部域内の第１のアドレスは、
第１のパッチアドレスと呼ばれる。

第１のパッチアドレスは、パッチにより束縛された部域
内の最上最左データ母線の画素量をアクセスするアドレ
スである。この第１のパッチアドレスとの関係において
、１つのパッチ内の第１の線形セグメント内に含まれる
各々の連続するデータ母線画素量のアドレスは、そのパ
ッチの走査方向境界に遭遇するまで、そのパッチ内に含
まれるデータ母線画素量の各々の絶対値について左から
右へ単一増分だけ増大する。バッチ内の第２の線形セグ
メントの最左アドレスは、論理ページイメージメモリー
のＸ次元を決定するアドレスの合計数を第１バツチアド
レスに付加することにより決定される。そのパンチの走
査方向及びページ方向の両方の境界に同時に遭遇するま
で、第３以降の線形セグメントのアドレスを決定するた
めプロセスが続行する。

各々の論理パッチは、バッチ化された論理ページイメー
ジメモリーのアドレス出力の一部分（バッチ化された又
は置換されたアドレス１から抽出された唯一の識別番号
を有する。パッチ識別子すなわちパンチ化されたアドレ
ス内のサブフィールドは、バッチ化を用いるシステム内
の線形物理パッチの共通のサイズの絶対値を規定する出
力アドレスの一部である。パッチ識別子は、マツピング
テーブルに対する入力として用いられるアドレスの一部
分である。マフピングテーブルの出力は、唯一のパッチ
識別子に相当する物理パッチを規定するのに用いられる
。

論理パッチの境界内のアドレスは、相応する物理パッチ
内のアドレスに１対１でマツピングする。

論理パッチの第１のアドレスは、線形物理バフチの第１
のアドレスにマフピングする。１対１の相関関係を維持
しながら、両メモリーのアドレスは、そのパッチの走査
方向境界に遭遇するまでデータ母線の画素量の絶対値各
々について単一の増分だけ増大する。このパッチの第２
のアドレス線形セントの最左のアドレスは、パッチ内の
第１の線形アドレスセントの最古アドレスに相当するア
ドレスから単一増分だけ増大させられた線形物理アドレ
スにマフピングする。ここでも、両メモリーのアドレス
は、パッチの走査方向境界に再び遭遇するまでデータ母
線画素量の絶対値各々について単一増分だけ増大する。

このプロセスは、パッチの走査方向及びページ方向の境
界に同時に遭遇するまで続行する。

オペレージタン中、バッチ化を用いた論理メモリーペー
ジイメージ記憶、検索システムを実現するよう機能する
４つの主要なプロセスがみられる。

これらのプロセスとは、（１）ページイメージデータの
ペインティングすなわち作成及び記憶プロセス、（２）
物理メモリーアドレスへの論理パッチ化アドレスのマツ
ピング（割振り）プロセス；（３）プリンタへのページ
イメージデータのシツピングつまり伝送プロセス；そし
て（４）印刷後の待ち行列への物理パッチの復帰（割振
り解除）プロセスである。ペインティングプロセス中、
ＣＰＵは、ページイメージデータを記憶するため１つの
ｘ−ｙラスター記憶緩衝域として純粋論理ページイメー
ジメモリーをアクセスする。物理バッチを割振りする、
下にあるプロセスは、必要に応じて又ブランクでない論
理パッチについてのみ達成される。シツピングプロセス
は、完成されたページイメージを、配列されたページイ
メージ待ち行列から印刷させる。

割振り解除は、ページイメージデータのパッチが印刷さ
れた結果として起こるものであり、このバッチ内に含ま
れているページイメージデータを保持する必要性をなく
する。

１ページイメージについてのペインティングプロセスを
始める前に、純粋論理ページイメージメモリーにより束
縛されているメモリー全体が、バッチ化された論理ペー
ジイメージメモリーから物理メモリーヘマッピングされ
る。このマツピングは、各々のブランク論理パッチが、
■ブランクページを表わすページイメージデータを含む
共通物理パンチにマツピングされるという点でブランク
ページイメージに相当する。結果として得られるマツピ
ングは、圧縮されていないブランクページイメージに対
する論理アクセスが単一の物理バッチにより全て達成さ
れるようなものである。ページイメージデータを記憶す
るプロセス専用のその他の物理バッチは全て、ブランク
ページイメージデータを表わす共通条件に予じめ初期設
定されており、使用可能な物理バッチの配列されていな
い待ち行列（スタック）内にそれに相応する物理記憶場
所番号が記憶されている。

ベインティングプロセスは、１組のページレイアウト命
令に応えて作用し、これらの命令の各々は、ＣＰＵに対
し、実際のページイメージに相当する純粋論理ページイ
メージの限界内の一定の場所で圧縮されていないページ
イメージの一部分を作成するよう命じる。バッチ化され
た論理ページイメージメモリ内で１つのパッチにより束
縛されている１部域をもつ純粋論理ページイメージメモ
リ内のいずれかのアドレスにていずれかの画素の内容を
変えることをプロセッサーが試み、目標のパッチが共通
ブランク物理パッチにマツピングされる場合、パッチ故
障として知られている状況が存在する。パッチ故障は、
物理メモリーを、配列されていない物理バッチの待ち行
列から目標論理パッチへ割振りさせブランクでないペー
ジイメージデータが純粋論理ページイメージメモリーア
ドレスから、割振りされた物理バッチへ記憶されうるよ
うにする。パッチの割り振りが完了した時点で、パンチ
化された論理ページイメージメモリー内で同じパッチに
より束縛されている純粋論理ページイメージメモリー内
の１アドレスに対する付加的なＣＰＵアクセスは、付加
的なパッチ故障をひきおこさない。これは、割り振りプ
ロセスが、共通ブランク物理パッチと異なる１つの物理
パンチに、この論理パッチ内の部域全体をマツピングす
るからである。

このペインティング工程は、次の２つの条件のうちの１
つが存在するようになるまで、１つのページイメージ作
成中続行する：（１）ページイメージが完成した場合、
又は（２）１つのバッチ故障と、目標論理バッチにマツ
ピングされるための物理バッチが全く入手不可能である
状態が両方共存在する場合。ページイメージが完成した
場合、完成したページイメージは、印刷のため待ち行列
に入れられる。ページイメージが完成していない場合、
物理メモリーの１セグメントが目標バッチにマンピング
するため利用可能な状態になるまでペインティング工程
内に遅延が存在する。望ましい物理メモリーは、以前に
待ち行列に入れられた完成したイメージの印刷の間に解
放（割振り解除）されそうして割振り解除された物理パ
ッチが前のページイメージの論理バッチに予じめマツピ
ングされた後、物理パッチの未配列待ち行列から検索さ
れる。

割振り解除工程は、１つのページイメージのシツピング
の間、物理パッチを割振り解除し、未配列待ち行列まで
戻す。シップアウトプロセス中、純粋論理ページイメー
ジメモリを定期的にアドレスするラスタ一方法は、１つ
のパンチの境界内のアドレスすべてをアクセスされた状
態にし、相応する物理ページイメージデータを検索され
印刷された状態にする。印刷された後、目標論理パンチ
に相当する物理パッチの内容は、その物理パッチの内容
がブランクページイメージを表わすことになるようにす
る一定の条件まで復帰させられる。

この物理パッチは、マツプテーブルから除去された相当
する論理パッチを基準としており、物理パンチの記憶場
所は、利用可能な物理パッチの未配列待ち行列まで戻さ
れる。物理パッチは、次に続くページイメージを作成す
る準備段階として、共通ブランク物理バッチに再マツピ
ングされる。

システム　　−１′ 第１図において、本発明に基づいて作動するコンピュー
タシステムが示されている。このコンピュータシステム
には、データー母線１０、アドレス母線１１及び制御ラ
イン１５を有する処理ユニット１が含まれている。■実
施態様においてブロセフサ１は、Ｍｏｔｏｒｏｌａ　”
　６８０１０マイクロプロセツサである。アドレス母線
１１を使用する処理ユニットは、この例においては２４
ビア）の１つのアドレスを有する。すなわち、１６メガ
バイド（１６Ｍ）のアドレス空間を表わすアドレスピッ
）Ａ　（２３，２２，−，１，Ｏ）である。アドレス母
線は、マルチプレクサ（ＭＵＸ）３を制御するためライ
ン１１−１に接続する最高位ビットＡ２３を含んでいる
。マルチプレクサ３に対する１つの入力は、アドレスビ
ットＡ　（２２，２１−・０）を含むアドレス母線１１
−２である。アドレス母線１１−３は、出力母線１２上
に変形されたアドレスビットを与えるようアドレスビッ
トを変形する置換機構２へ入力されるアドレスビットＡ
（１５，１４，−４）を含んでいる。好ましい１実施態
様において、マルチプレクサ３は、母線１２上の置換さ
れたアドレスビットと組合わされるアドレスビットＡ（
３，・−、Ｏ）とアドレスビットＡ（２０，−・−１１
６）をも受けとる。ライン１１−１上のＡ（２３）のア
ドレスビットと共にＭＵＸ３により選定されたアドレス
ビットは、マツプユニット４に対する１つの入力として
母線１３上に組み合わせられる。マツプユニット４は、
論理アドレス（母線１３上の入力としての）から実アド
レス（母線１４上の出力としての）への変形を実行する
。母線１４上のアドレスは、マツピングされたアドレス
ＡＴ　　（２３，２２，−、Ｏ）である。母線１４上の
マフピングされたアドレスは、システムメモリー５をア
ドレスする。システムメモリー５は、母線１４上のアド
レスによりアドレスされると、母線１０上にデータ出力
を与える。

プリンタインターフェイス８は、プリンタ９により印刷
されるべきデータを受は入れるためデータ母線１０と接
続する。

同様にデータ母線１０に接続されているのは、処理ユニ
ット１からのアドレス母線１１のアドレス空間の一部と
してアドレスされる読取り専用記憶装置（ＲＯＭ）７で
ある。ＲＯＭ７は、処理ユニット１によりアドレスされ
たときデータ母線１０にデータを戻す。第１図のシステ
ムには又、処理ユニット１からの復号された指令により
第１図のユニットのさまざまなオペレーションを制御す
る制御装置６が含まれている。一般に制御装置６により
制御されているプロセスは、システムメモリー読みとり
（ＳＲ）、システムメモリー書込み（ＳＷ）、マツプ読
みとり　（ＭＲ＞　、マツプ書き込み（ＭＷ）　、プリ
ンタインターフェイス読みとり　（Ｐ　Ｉ　Ｒ）　、プ
リンタインターフェイス書込み（ＰＩＷ）である。制御
装置６は又、フラグ（Ｆ）を受けとり、処理ユニット１
に対し割込みを与える。

第１図のシステムは、システムメモリー５、ＲＯＭ７及
びその他の記憶装置のためのアドレスが論理アドレスで
ある論理メモリーシステムである。

システムメモリー５のような物理メモリーをアドレスす
る前に処理ユニット１から母線１１上に現われるにつれ
て、これらの論理アドレスは、論理アドレスから実アド
レスへマツプユニット４により変換される。

第１図のシステムは、２つのモードで動作し、そのうち
１つのモードは、プリンタ９により印刷されるイメージ
を制御するため論理イメージ平面を用いる。論理イメー
ジ平面オペレーションの間、高レベル指令が印刷すべき
イメージ、論理イメージ平面内へのイメージのベインテ
ィングそしてプリンタ９内での印刷のためのデータメモ
リーからプリンタインタフェイス８へのペイント済イメ
ージデータのシップアウトを規定する。

第１図のシステムは又、論理システムメモリーの論理ア
ドレッシングを伴う従来の処理ユニットとしても動作す
る。論理システムメモリー（従来の計算プロセスのため
に用いられるもの）及び論理イメージ平面（印刷される
べきイメージの形成を制御するために用いられるもの）
は全て、同一のアドレッシング設備を共用する。従って
論理イメージ平面は、第１図のシステム内で論理システ
ムメモリーと統合され、単一の論理メモリーシステムを
形成する。

マーブユニ・トー　２文 第２図においては、第１図のマツプユニット４がさらに
詳しく示されている。マツプユニットはアドレス母線１
３上で２４ビツトの入力アドレスを受けとり、出力母線
１４上で２４ビツトのマフピング済アドレスＡｔ　　（
２３、−、Ｏ）を与える。

マツプの読みとり又は書き込みのため、出力母線１４上
の情報はゲート３２を通してゲート母線ｌＯにゲーティ
ングされる。

第２図において、入力アドレス母線１３は、入力母線１
３から直接出力母！１４まで変更なしに接続するアドレ
スビットＡ（１０−・−・、０）’ｆｔ含に副母線ｌ３
−２を有する。入力母線１３は又、アドレスピッ）Ａ　
（１２，・−〇）を含む副母線１１３−３及びアドレス
ビットＡ（２３，・−，１１）を含む副母１１３−４を
も有している。これらの副母線１３−３及び１３−４は
各々、母線１３−３又は母線１３−４のいずれかを選択
するマルチプレクサ２７に接続されている。マルチプレ
クサ（ＭＵＸ）２７は、制御装置２６から制御ライン３
３により制御されている。母線１３上の論理アドレスが
マツプメモリー２８により論理的にマフピングされると
きにはつねに、母線１３−４がマルチプレクサ２７によ
り選択される。マツプメモリー２８内の一つの記憶場所
からマツプデータを読みとり又は書き込みするためにマ
ツプメモリー２８がアドレスされるときにはつねに、母
線工３−３が選択される。

制御装置２６は、母線１３−１上に、母線１３−３１又
は母線１３−４のうちのいずれを選択するべきかを決定
するために用いられるアドレスビットＡ（２３，、−・
、２０）を受けとる。アドレスビットＡ（２３，−１２
０）が全てゼロであった場合、制御装置２６は母！１３
−３を選択し、全てがゼロでない場合には、母線１３−
４が選択される。制御装置２６は　ＭａｐＷｒｉｔｅ、
　　ＭａｐＲｅａｄ。

ＳｙｓｔｅｍＷｒｉｔｅ＋　　及びＳｙｓ　ｔｅｍＲｅ
ａｄオペレーションを規定するため制御装置６からＭＷ
、ＭＲ，ＳＷ。

ＳＲ信号を受けとる。制御装置２６は、制御装置６まで
フラグ信号（Ｆ）を戻す。ライン２６上のフラグ制御信
号は、ゼロ検出ユニット２９がマッブメモリー２８から
の母線３１上の出力が全てゼロであることを検出した場
合つねに生成される。

制御装置２６は又、ライン３４上のランダムアクセス記
憶装置（ＲＡＭ）を制御するため標準的な読みとり、書
き込み及びその他の制御信号も生成する。制御信号２６
は、アドレスビットＡ（２３゜−・、２０）の全てゼロ
条件の下で母線１０に母線１４からの出力をゲーティン
グさせるライン３５上のゲート制御信号も生成し、ＭＷ
又はＭＲは活動状態にある。

第１図のメモリーシステムは、マツピング、必要に応じ
ての物理メモリーの割振りそしてソフトウェア及びハー
ドウェアのプロセスのセグメンテーションを含む論理メ
モリーオペレーションを支援する。このシステムは、１
６Ｍ論理アドレス空間内で異なるサイズの物理メモリー
と共に機能することができる。

ビットマツプイメージをペイントするタスクをプロセッ
サ１と共用することによりシステムの性能を改善するた
めの１つのシステムコンポーネントとして、オプション
のマスク生成機構（図示されておらず）を加えることも
できる。このコンポーネントは、特注コンポーネントで
あっても、又、高レベル指令をページイメージビットマ
ツプのコンポーネントに変換することのできる市販の汎
用図形集積回路であってもよい。

システム記憶装置４０は、動的メモリーサイクリング、
物理メモリーの要求割振り、そして物理バッチと呼ばれ
るメモリーの単位を実行するのに必要なプロセッサ支援
を提供する。

本発明においては、物理バッチと呼ばれる予じめ定めら
れたブロックサイズの論理メモリーに物理メモリーを相
関関係づけるためにマツプが用いられている。物理バッ
チのサイズは、システムのサイズ及び性能が要求すると
おり、各々のシステムの実行について異なる可能性があ
る。理想的には、マツプは、プロセッサ１の論理アドレ
ッシングの範囲全体をマツピングすることができるとい
うのが望ましい、マツプを実行する２つの一般的方法は
、静的ＲＡＭによるものと、動的ランダムアクセス記憶
装置ＤＲＡＭによるものである。

第２図のマツプユニット内のＭＵＸ２７は、母線１３−
３上の最下位の１３のビット或いは、母線１３−４上の
アドレス母線の最上位１３ビツトを、マツプＲＡＭ記憶
装置への入力として選択する。

プロセッサ１のアトレンジング範囲は、空間に細分され
る。結果として得られる空間はシステムの物理ピースに
割当てられる。０からＩＭのメモリー空間は、ＲＯＭ７
、システムレジスタメモリー（図示されておらず）及び
ＭＡＰユニット４メモリーをアドレスする。

このメモリー空間において、論理と物理は同等である。

この部域がシステムの固定されたピースを表わすからと
いうだけではこの部域をマフピングする理由にはならな
い。アドレスは、プロセッサのアドレス母線から復号（
マツピングと反対に）される。

１Ｍから８Ｍ−１まで（１００ＯＯＯＨＥＸから７　Ｆ
ＦＦＦＦＨＥＸまで）のメモリー空間は、論理システム
メモリーである。システムのこのメモリー空間は、プロ
セッサのアドレッシング範囲の７つのメガバイトを表わ
す、システムは、この部域を２キロバイトのブロックで
実（物理）メモリーにマツピングする。

８Ｍから１６Ｍ−１まで（８０００００ＨＥＸからＦＦ
ＦＦＦＦＨＥＸ）のメモリー空間は、論理イメージメモ
リーのためのものである。システムのこの部域は、プロ
セッサのアドレッシング範囲の８つのメガバイトを表わ
す。システムは２つのメガバイトのブロックでこの部域
を実物理メモリーにマツピングする。

マツプ内のアドレス母線の上位１３ビツト又は下位１３
ビツトの使用を区別する良い方法は、メモリー（上位１
３ビツトをマツピング）又はマツプ自体（下位１３ビツ
トをマフピング）をアクセスするためにアドレス母線全
体がいかに使用されるかを示すことである。論理メモリ
ーアクセスから始めてマツプアクセスに逆戻りして調べ
てみると、マツプ内でのアドレスＭＵＸに対する二一ズ
を理解する助けとなる。

第２図において、プロセッサがシステムメモリーをアク
セスしていることを見極めるため最上位の４つのビット
Ａ　（２３，２２，２１，１０）がまず復号されるとき
、システムメモリーへのアクセスのためプロセッサ論理
アドレスから物理ＲＡＭアドレスが得られる。その後、
このアドレスはその上部及び下部部分に分割される。下
部の１１ビツトＡ　（１０，−、Ｏ）は、マツピング中
の２にバイトの物理パッチ内のオフセットを表わすため
、分離され保護される。上部の１３のビット、Ａ　（２
３，−、１１）は、論理メモリーの２にバイト論理パッ
チの数を表わし、マツプ内のオフセットをアクセスする
ためマツプへ移される。マツプの出力（１３ビツト）は
、もとの論理アドレスの保護された１１ビツトＡ（１０
，・−９０）と再度組合わされ、物理メモリーをアクセ
スするための単一のアドレスを形成する。このようにし
てマツプをアクセスするとき、オフセットは、プロセッ
サのアドレス空間全体内の絶対値２にである。

第２図において、プロセッサのアドレスは、部分的にマ
ツプから誘導されたその物理アドレスをもつメモリー記
憶場所ではなくマツプ自体をプリンタがアクセスしよう
としていることを見極めるためこのアドレスの上部４つ
のビットがまず復号されるとき、マツプＲＡＭの内容を
アクセスするために用いられる（プログラミング又は確
認用）。

このオペレーションによりオフセットの内容はシステム
データ母ｉ１０上のマツプ内に置かれ、データはプロセ
ッサにより解析されうろことになる。

以前のオペレーションにおいて、物理ＲＡＭメモリーの
内容は、プロセッサによる解析のためデータ母線上に置
かれた。このようにしてマツプをアクセスするとき、オ
フセットはプロセッサのアドレス空間の１６にのバイト
部域内で連続している。

第２図において、システムのメモリーアクセス中のオペ
レーションは、マツプアクセス中のシステムのオペレー
ションと異なる。これら６つの間の主要な違いは、「ア
ドレス空間」デコーダの出力及びマツプの使用にある。

第２図において、マツプ情報を読みとるか又は書き込む
のにＲＡＭ２８をアクセスしているとき、制御装置２６
はＲＡＭ選択出力を、ゲート３２と共に活動状態にさせ
る。第２図において、変換を実行するためにプロセッサ
ーがマツプをアクセスしているとき、ゲート３２は活化
されておらず、マツプは物理メモリーの１物理バツチに
対する１ポインタとして用いられる。

記憶装置４０内のＭＵＸ２７を用いる必要なくマツプ設
計を実行するのに用いることのできる方法が他にもある
。１つの方法では、マツプアクセスとメモリーアクセス
を識別しこうしてマツプとメモリーが同じアドレスでア
クセスされうるようにする制御ビットが用いられる。こ
の制御ビットを用いると、マツプはメモリーをアクセス
するのに用いられるプロセッサのアドレスの同じ上位１
３ビツトを用いてアクセスされるため、このマツプ内の
オフセットは、２にのアドレスだけ離れているものとし
て計算される。

第２図において、ペインティングのための論理アドレス
でマツプメモリ２８がアクセスされると、〇−検出器２
９によりオールゼロの出力が検出され、この出力により
制御装置２６は第１図の制御装置６にフラグ（Ｆ）を送
ることになる。第１図の制御装置６は処理ユニット１を
中断し、第８図に従った割振り工程を実行させる。

シップアウト工程中、論理アドレスによりマツプメモリ
ー２８がアドレスされ、〇−検出器２９がオールゲロ条
件を検出した場合、制御装置２６は、第１図の制御装置
６へのフラグ（Ｆ）を抑制する。メモリー制御装置２６
は、マツピングされた物理パッチ、ゼロにある物理メモ
リー５をアクセスさせ、この物理パッチゼロ（ブランク
論理バンチに相当するブランク物理パッチ）の内容はプ
リンタにシツピングされる。

シップアウトを実行するのに用いられうる第２図の方法
は、メモリーからページイメージデータを検索するため
ブランク論理パンチがアドレスされたとき、メモリーア
クセスを保存する。このようにして、論理アドレスを用
いてマツプメモリー２８がアドレスされ、〇−検出器２
９がオールゼロ条件を検出した場合、制御装置２６は、
第１図の制御装置６に対するフラグ（Ｆ）を抑制する。

制御装Ｗ２６は又、ゲート３２を使用可能にして、オー
ルゼロ条件をデータ母線１０にゲーティングし次に第１
図のプリンタインターフェイス８にもゲーティングする
。オールゼロ条件は、特定の論理アドレスが、割振りさ
れておらず従って暗黙裡には共通ブランク物理バッチに
割振りされた１つの物理アドレスに相当することを示す
ものである。

実際この共通物理バッチは、マツプメモリー２８からの
オールゼロの記憶場所である。このようにして、共通の
暗黙裡に割振りされた物理バッチが指定されているとき
にはいつでも、第１図のシステムメモリー５に対するい
かなるメモリーサイクルも浪費される必要がない。オー
ルゼロデータは、システムメモリー５のメモリーサイク
ルを待ったことなく第１図のプリンタインターフェイス
８に直接ゲーティングされる。

罠メモ１−カロー　　３゛ 第３図の論理メモリー空間は、１つの例において１６メ
ガバイト（１６Ｍ）のサイズをもち、第１図のプロセッ
サ１からのアドレス母線１１上で２４のアドレスビット
Ａ（２３，２２・−・、１．Ｏ）により定義づけされて
いる。最高位アドレスビットＡ２３は論理アドレス空間
を２つの部分すなわち、Ａ２３がＯのとき０から８−１
までの論理システムメモリーとＡ２３が１のとき８Ｍか
ら１６Ｍ−１までの論理イメージ平面（ＬＩＰ）に分割
する。この論理イメージ平面は、Ａ２３が１であること
を条件として、アドレスビットＡ（２２゜２１）の値０
０．０１，１０及び１１により表わされるそれぞれ８Ｍ
−（ＩＯＭ−１）　、ＩＯＭ−（１２Ｍ−１）　、１２
Ｍ−（１４Ｍ−１）及び１４Ｍ−（１６Ｍ−１）のブロ
ックを含む４つの論理イメージ平面、ＬＩＰＯ，ＬＩＰ
ｌ、ＬＩＰ２及びＬＩＰ３に分割される。

４つの最高位アドレスビットＡ　Ｃ２３，２２゜２１．
２０）が全てゼロである場合にはつねに、このアドレス
は０と（ＩＭ−１）の間の論理システムメモリー内のア
ドレス空間の１メガバイト内にあるものとして定義づけ
られ、このアドレス空間において論理アドレスは実（物
理）アドレスと同じである。

弘　メモｔ−イメージ′　−４゛ 第４は、第３図の論理イメージ平面０（ＬＩＰＯ）を示
しており、第３図の４つのイメージ平面ＬＩＰＯ，ＬＩ
ＰＩ、ＬＩＰ２及びＬＩＰ３の典型的なものである。

論理イメージ平面は、■テーブル（表）又はＸ−ｙ座標
グリッド表示の形に組織された１組の論理（仮想）アド
レスであるものとして定義づけられる。グリッド上の座
標は、次の公式により位置指定される；すなわち論理ア
ドレス＝Ｎｙ＋ｘ；なお式中、Ｎは平面の幅（Ｎはビッ
ト数、バイト数、ワード数又は他のあらゆる単位にて測
定されうる）であり、平面のベースはアドレスＯにある
と仮定されている。

バッチは、物理メモリーにマツピングされたときアドレ
スの連続又は線形セットを占めるような論理メモリーの
矩形領域であるものとして定義づけられる。

論理イメージ平面は、１ページのビットマツプラスター
イメージが上に作成される論理的表面として用いられる
。第４図のＬＩＰＯ平面は、４０９６ビツトの四方形の
グリッドで構成され、開始論理１６　（進）アドレスを
８０００００とし、データ母線幅を１６ビツトと仮定し
ている（なおここで、この開始アドレスは便宜上、第３
図のアドレス空間の上半部（８Ｍ−１６Ｍ−１）の最初
（８Ｍ）であることに留意されたい。平面の４つの２−
＋−は、１６　（進）バイトアドレスａｏｏｏｏ　　＜
左上２−＋−）　、８０１ＦＦＦ　（右上２−＋−）、
９ＦＦＥＯＯ（左下２−＋−）　、９ＦＦＦＦＦ（右下
２−十−）により境界づけ（束１１）されている。

第４図の平面の幅及び高さは、次の３つの理由で選ばれ
た：（１）平面は２の累乗（２目）及びデータ母線内の
ビット数（１６）の整数倍数の両方であるビット幅＜４
，０９６）をもっているため、この平面内のいずれの点
もＸ及びｙの両方向において１つのオフセットとしてた
やすく位置指定される：（２）平面は、１インチあたり
３００ドツトで８．５Ｘ１１インチの文書イメージを含
むのに充分大きいものでなくてはならない；（３）平面
の幅及び高さは各々、それぞれ平面を細分するのに用い
られる個々のパッチマトリクス（３２ｘ３２パツチ）の
共通の幅及び高さの整数倍でなくてはならない。

論理イメージ平面（図示されておらず）の第２図の例は
、電子植字機の標準的サイズ及び密度である１インチあ
たり２５００ドツトで１３インチ幅のシート又は１イン
チあたり１２００ドツトで１フインチ幅の巻き紙シート
について１つのイメージと含むのに最適な幅及び高さで
ある水平３２゜７６８（３２Ｋ）ビット×垂直５１２ビ
ットの矩形マトリクスから成る。１インチあたり１２０
０ドツトで１フインチの１枚の紙は、最大１ラインあた
り２０４００ビツトを消費し、３２にはこのページ幅を
含む２の最も近い累乗である。論理イメージ平面の最小
高さはエンジン条件を満たすのに充分なものでなくては
ならず、又、１バツチの高さの整数倍数でなくてはなら
ない。この例において、エンジンは、ページイメージが
ピースの形で作成されシフピングされるようにするバン
ド（又はスウォース）同期装置であるものと仮定され、
又、一定の与えられたメモリー配置と互換性があるもの
と仮定される。

両方の例は共に、２メガバイトの同じサイズの論理イメ
ージ平面を使用する。これらの例は、バッチ化の使用を
容易にするよう１つの論理イメージ平面を構成する方法
のうちのほんの２つにすぎない。各々の実施のために実
際用いられる平面のサイズは最終的に、作成されるペー
ジイメージのサイプ、個々のパッチの共通サイズそして
望ましい又はプロセッサの論理メモリー範囲内に存在し
うるイメージ平面の数（第３図の例においては４つ）に
より決定される。

弘　アドレス・ノー　５゛ 第５図は、パッチの３２Ｘ３２行列マトリクスが形成さ
れるよう３２のパッチ行（Ｐ　（０，Ｏ）。

−・−’＋　　Ｐ　　（０，３１））　　；−へ；　　
（Ｐ　　（１，０）、　　−・−１Ｐ　　（１，３１）
）　　；　　（Ｐ　　（３１，０）、・−、Ｐ（３１，
３１））に組織された第４図の論理イメージ平面を表わ
している。パッチは、論理アドレスを変形することによ
り作成される。この変形は、個々のパンチを作り上げて
いる論理アドレスと論理イメージ平面を作り上げている
パッチの集合（パッチマトリクス）内でビットフィール
ドを識別しラベリングすることにより達成される。

論理アドレス変形が、各々１２８ｘ１２８ビツトのプレ
イから成る第５図の３２Ｘ３２のパッチのアレイに第４
図の４０９６Ｘ４０９６ビツト論理イメージ平面をバッ
チ化することをどのように可能にしているかを説明する
ため一つの例が次に示されている。第５図の３２Ｘ３２
のパフチアレイは第４図の論理イメージ平面を完全にタ
イル張りする。

第５図の予じめ定められたマトリクスを作成するために
必要とされるアドレス変形は、２３ビツトの論理アドレ
スＡ　（２２，２１，−、０）について実行される。論
理アドレスは次の４つの主要なコンポーネントに細分さ
れる：　（１）　３２　Ｘ　３２のパッチアレイ内のそ
のパッチの行の場所であるイメージ平面行（Ｙ５）；（
２）１つのパンチ内の１２８の利用可能な行の１つであ
るパッチ行（Ｙ７）；（３）論理イメージ平面を形成す
る３２Ｘ３２のパンチアレイ内のそのパッチの列の場所
であるイメージ平面列（Ｘ５）；及び（４）そのパッチ
内の１６ビツトのデータフィールドの列の場所であるパ
ッチ列（Ｘ４）。パッチ行（Ｙ７）は、パッチを形成す
るバイトに対する適切なパッチアドレスを得るためイメ
ージ平面列（Ｘ５）とスワップされる。

論理アドレスフィールド及びそれらの変換方法について
の説明は、以下の表１から表５と結びつけて、以下に与
えられる。

表１において、ＢＹＴＥアドレスＸ９は、論理イメージ
平面の各行内に現われる５１２（３２ｘ１６）バイトを
表わす論理アドレスビットＡ（８゜−・・、０）により
表わされている。ＲＯＷアドレスＹ１２は、論理アドレ
スビットＡ（２０，〜・、９）により表わされるような
１つの論理イメージ平面内に起こる４０９６　（３２ｘ
１２８）行のバイトを表わす。アドレスビットＡ　（２
２，２１）は、４つの異なる論理イメージ平面を定義づ
けする。

アドレスビットＡ（２３）は、論理イメージ平面と論理
システムメモリを区別する。

表２において、Ｘ９アドレスフイールドはアドレスビッ
トＡ　（８，−，４）についてのＸ５アドレスフイール
ドとアドレスビットＡ　（３，−，０）についてのＸ４
に分割される。

同様に、Ｙ１２フィールドは、アドレスビットＡ　（２
０，−、１６）に対するＸ５フイールドとアドレスビッ
トＡ　（１５，−、９）に対するＸ７フイールドに分割
される。

表３において、バッチ化変形は、Ｘ５及びＸ７のフィー
ルドの表２内の配列を逆にすることにより起こる。この
ようにして、Ｘ５フイールドはイメージ平面行（ＩＰ−
ＲＯＷ）を、Ｘ５フイールドはイメージ平面列（ＩＰ−
ＣＯＬ）を、Ｘ７フイールドはパッチ行（Ｐ−ＲＯＷ）
をそしてＸ４フイールドはパンチ列（Ｐ−ＣＯＬ）を表
わす。

表４には、表８内のペインティング命令■１のための論
理アドレスに相当する、論理アドレスの特定的な一例が
示されている。

表５には、表４の論理アドレスを変形した結果得られる
変形済アドレスが示されている。

表１から５までのフィールドの解釈は以下のとおりであ
る。４つの最下位Ｘ４アドレスビツトＡ（３、・・・・
・・、Ｏ）は、各バッチ内の１２８の列を作り上げる１
６のバイト（８ビツトデータフイールド）を２進的に表
わしている。次の５ビツトのＸ５グループＡ（８、・・
・・・・、４）は、論理イメージ平面内の３２のパッチ
列を２進的に表わしている。次の７つのビットのＹ７グ
ループＡ（１５、・・・・・・、９）は、各パッチの１
２８の内部行を２進的に表わしている。次の５つのビッ
トのＹ５グループＡ（２０、・・・・・・、１６）は、
論理イメージ平面内の３２のパッチ行を２進的に表わし
ている。

残りの２ピントのＰＡグループＡ（２２，２１）は、論
理イメージ平面を２進的に表わし、ピントＡ（２３）は
、論理システムメモリの論理イメージ平面を識別する１
ビツトである。

（１）ｋ弓１　　　　　　　のに口１ ωに口１ オペレーション ペインティング及び印刷のプロセスは、第３図に関連し
て説明されているように共通の論理メモリーを共用し、
イメージがその中でペイント及び印刷される第１図のシ
ステムメモリー５内に記憶された共通の物理イメージメ
モリーを共用する。

論理空間は、Ｒの論理パッチに細分化され、物理アドレ
ス空間は５つの物理パッチに細分され、これらは各々Ｍ
ＸＮの画素アレイを表わすデータを記憶することができ
る。各々のパンチは、論理バッチについてＯからＲ−１
の１バッチ番号で、又物理パッチについては０から５−
１の番号により特徴づけされる。第５図に関連して説明
されている実施態様においては、ＭはＮに等しく、各々
は３２に等しい。標準的にＳはＲよりも小さい。

パンチを記憶するのに必要な物理メモリーの場所は、必
要とされる場合にのみ割振りされる。物理メモリーの未
使用パッチのパッチ番号は、システムメモリー５内に位
置指定された物理パッチ番号のスタック内に記憶される
。ベインティングプロセスに物理パッチが必要である場
合、これはスタックから利用可能なパッチ番号を得、第
２図のメモリー２８内のマツプの人口にパッチ番号を記
憶することによりそのバッチを１つの論理パンチに割振
りする。物理パッチを用いて印刷プロセスが終了すると
、このプロセスは、このバッチを割振り解除し、そのパ
ッチ番号を未使用のパッチ番号のスタックに戻す。物理
パンチが割振りされるとき、その物理パッチは、その論
理アドレス空間内の１論理パンチに相当する。

利用可能な未使用のパンチ番号の集合は未配列でありう
るため、未使用の物理バッチ番号を記憶するには１つの
スタックが用いられる。すなわち、ペインティングプロ
セスが次の未使用パッチ番号を要求するとき、割当てさ
れたパッチ番号は重要でない。

ペインティング及び印刷のプロセスは、１つの論理アド
レス空間すなわち、その中でイメージがペインティング
され印刷される第３図の論理イメージ平面を共用する。

論理アドレス空間は、各々印刷済のページのイメージを
記述するのに充分大きいページと呼ばれるＰ　Ａ　ＴＪ
域に細分される。第３図と関連して記述されているよう
に、ＰＡは４に等しい。各々のページは、その論理アド
レス空間内の特定のページの始めを指す、ページアドレ
スビットＡ（２２，２１）の値を表わすオフセットによ
り特徴づけられる。

システムは、未使用のページのオフセットのスタック（
００，０１，１０及び１１）を維持し、このスタックか
らベインティングプロセスは、次のページをペイントす
るため現行のベインティングオフセット番号として使用
する１つのオフセントを得ることができる。ベインティ
ングプロセスが終わり１つのページがペイントされると
、このプロセスは印刷すべきページを表わすオフセット
番号の待ち行列上にそのオフセットを入れる。印刷プロ
セスは、それが次のページを印刷し始める準備が整った
ときいつでもオフセット番号の待ち行列から１オフセツ
トを出す。１つのページを印刷している間、このプロセ
スは、現行の印刷オフセット番号としてそのオフセット
を維持する。印刷プロセスが終わり１ページが印刷され
ると、このプロセスは現在用いられているオフセット番
号を、未使用のオフセット番号のスタックに戻す。

未使用のオフセットの集合は未配列として処理されうる
という理由で、この集合を記憶するのにスタックが用い
られる。すなわち、ベインティング工程が１オフセツト
を要求したときそれがどの未使用オフセットを得るかは
重要でない。しかしながら、ページがそのペイント類に
印刷されるよう、印刷すべきページを表わすオフセット
の集合を記憶するためには１つの待ち行列が用いられる
。

一般に、１つのベインティング指令は、多数のワードに
影響を及ぼし、多数のパッチに影響を及ぼし、ペイント
すべきマスクを参照指示し、特定のテクスチャー（質感
）に従ってペイントし、既存のイメージ及びテキスチャ
ーの任意の関数として結果として得られるイメージを生
成し、以前に規定されたクリッピング領域内でそのイメ
ージの一部分に影響を及ぼすよう制限されることができ
る。

−ｉに、以下の条件が満たされているかぎり、オール白
又はオール黒といった多数の暗黙のパッチタイプに備え
ることができる。１つのマ・ノブ入力は、バッチタイプ
を区別することができなくてはならない。読みとりのた
め暗黙のパンチタイプがアクセスされる場合、そのタイ
プに適するデータが提供されなくてはならない。ベイン
ティングプロセスがオール白（全てのパッチが１ページ
のベインティングの最初において初期設定されるタイプ
１以外の暗黙のバッチタイプを利用するようにするため
には、これは、通常の方法すなわちワード毎にペイント
するのではなくマツプ人力を明示的に変えなくてはなら
ない。従ってシステムは、それがパッチ全体をペイント
していることそして目ざす結果がタイプにより暗黙に記
述されうろことを認識しなくてはならない。この例にお
いては、全ての画素が「白」である単一のタイプの暗黙
のパッチが用いられている。

第１図の置換機構２による論理アドレスの変形は、１つ
の論理パンチを作成し、このパ・ノチは次に第１図のマ
ツプユニット４により物理パッチにマツピングされる。

論理メモリーは論理イメージ平面に区分され、論理アド
レスは論理パッチを作成すべく変形される。

システムオペレーションは、（１）解釈、（２）ペイン
ティング及ｑ　＋３１シツプアウトの組合せオペレーシ
ョンである。システムはコード化されたデーターのスト
リームを受けとり、これら３つのプロセスの相互作用を
通して、１つの出力として印刷済ページを作成する。

照釈 解釈プロセスは、一連の高レベル指令としての１ページ
を表わす人ビットストリームを代行受信し、ペイント機
構がとる行動の一連の低レベル又は中間の記述を作成す
る。システムは、ペイント機構がとるべき行動の数多く
の高レベル又は中間の記述を解釈し実行する。システム
は、２つの与えられた点の間に線を引くこと、１つの与
えられた点及び半径（単数又は複数）から円又は楕円を
作ること、与えられた又は予じめ定められた基準テクス
チャで多角形を充てんすること又は１ページイメージ内
の与えられた位置内に１つの文字を置くことを含む数多
くの高レベル指令を解釈し実行する。

二不ｌ孟王ｌ久 ペインティングプロセスは、インタープリタからそのペ
ージの中間記述（例えば表８の指令）をとり、メモリー
内にページイメージを作成する。

このページイメージは完成した時点でラスクー書式にて
エンジン（プリンタ）にシツピングすなわち伝送される
。ペインティングプロセスは、論理メモリ、ひきつづき
行なわれる物理メモリーへの論理メモリのマツピング及
び論理メモリーのバッチ化に依存している。

第３図に関連して記述されているような論理メモリーは
、システムメモリー５内の結びつけられた物理メモリー
のサイズとは無関係にプロセッサ１のアドレッシング範
囲のみによって決定されるサイズを有する。物理メモリ
ーに対する論理メモリーの相関関係は、マツプユニット
４内のテーブルを用いて達成される。マツプユニット４
は、物理メモリーのブロックが再利用され論理メモリー
のいずれか新しいブロックに対し再割当てされうるよう
にする。

ペインティングのための論理メモリーは、最終ページの
ものと同じ長さ及び幅をもち使用するプリンタのものと
同じ印刷ドツト密度をもつ１枚の紙として割当てられた
論理メモリーアレイをペイント機構が見れるようにする
ようなやり方で割振りされる。割振りされた論理メモリ
ーアレイは次に、同一の形のピースから成るパズルに偵
た形でそのシートを集合的に表わすパンチと呼ばれる四
角形又は矩形といった小さな論理部域に細分される。各
々別々のアドレスをもつ全ての論理パッチは最初、白又
はその他の背景カラーで着色されている単一の物理パッ
チにマツピングされる。システム内でブランクシートは
、全て１つの共通物理パッチすなわち背景カラーを含む
ものの割当てを受けている通常の１組の論理パンチによ
り表わされる。

イメージを作成するにあたり、ペインティングプロセス
は、イメージメモリー内のいずれかの記憶場所において
図形目標物又はテキスト目標物を始めるよう命令を受け
ることができる。背景カラー以外の情報を含むようペイ
ント機構により要求された論理パッチは、システムによ
りそれ自体の独自のセグメントの物理パッチの割振りを
受ける：この物理パッチは、特定の論理パッチのための
背景カラーを置換する。ペインティング及びメモリ割振
りプロセスは、全てのペインティングが完了するまで又
は利用可能な全ての物理メモリーが消費されるまで続き
多数のページイメージを生成することさえできる。

ペインティング中のメモリーアクセスは、バイト（８ビ
ツト）、ワード（１６ビツト）又は長いワード（３２ビ
ツト）といった、単一ビットより大きい単位にて、一般
に行なわれる。メモリーアクセスのビットフィールドを
完全に満たさない目標物ペインティングに備えるため、
各々のメモリーアクセスはペインティングの間に読取り
一変更−書き込みメモリーサイクルを使用する。このサ
イクルのうち読み取り部分は、変更されるべきでない個
々のビットが保存され書込みサイクル中に重ね書きされ
えないようにするために必要とされる。

シップアウト ペインティングプロセスが１ページイメージ又はそのイ
メージのいくつかの部分（プリンタがページ同期化され
ていない場合にのみ許される）を完了した後、シップア
ウトプロセスが始まり、システムメモリー５から第１図
のプリンタインターフェイス８へそのページイメージを
コピーする。

オプションのＤＭＡチャネルを初期設定するか又は直接
データ転送を用いることにより、ＣＰＬＩはシップアウ
トプロセスを始める。プロセッサ１はシップアウト中の
プロセッサーの活動に対する必要性を見極めるためメモ
リーをポーリングすることもできるし又中断機構を用い
ることもできる。

ＤＭＡが用いられる場合、プロセッサはＤＭＡがシップ
アウトを実行する間その他の機能を実行できるため、シ
ステム性能は増大させられる。

シップアウトプロセスは、ラスク書式中で左から右、上
から下に論理メモリーバッチをアクセスする。バッチの
底部ラインがシフピングされた後、これは自由バッチと
みなされ、再利用され、もう一つのページイメージを作
成するのに用いられることができる（そのバッチ内のい
ずれかのイメージが例えば第２のコピーのためといった
ように再度用いられないということを仮定して）。再利
用は、論理バッチをその背景カラーに戻って物理的に再
マツピングすること及びその物理バッチから以前にペイ
ントされたイメージを消去すること（ならびにフリーリ
ストにその物理バッチ番号を再度入力すること）から成
る。オプションのＤＭＡが用いられる場合、シツピング
の後プロセッサの制御の下で行なわせてもう１つのペー
ジイメージのための準備として消去プロセスを促進する
代りに、オペレーションは、シツピング中にそれがアク
セスする各々のメモリービットを消去するようにプログ
ラミングされうる。

バッチ化の３つの主要なコンポーネントは、論理メモリ
ー（イメージ平面及びアドレス変形を含む）、論理から
物理のメモリーマツプ及び物理パッチ割振り機構及び割
振り解除機構である。

ヱヱ竺Ｚ久 マツピングは、論理メモリーを物理メモリーに相関させ
るか又は割当てるのに用いられるシステムオペレーショ
ンであり、第２図のＲＡＭテーブル２８を用いる。マツ
プを管理可能なサイズに保つため、論理及び物理メモリ
ーは、往々にしてメモリーページと呼ばれるブロックの
形に組織される。各々のブロック（メモリーページ）に
対する物理から論理へのアドレスの割当ては、マツプ内
の各々の要素により設定される。各ブロック（メモリー
ページ）内のアドレスは論理及び物理の両頭域内でメモ
リーの連続した場所を占める。

マツプが論理メモリーと物理メモリを相関させるのに役
立つ形の一例を挙げると以下のとおりである。ブロック
サイズを２キロバイトと仮定すると、４０９６ビツトの
幅のパンチ化されていない論理イメージ平面（論理ペー
ジＮ）の各４本のラインは、マツプ内の異なる要素によ
り、物理メモリ　（物理ページＭ）に相関される。

第６図を参照すると、１つの例は、論理メモリーイメー
ジから物理イメージにバッチをマツピングするのに用い
られる方法を示している。この例は、１２８Ｘ１２８ビ
ツト　（１２８ｘ６バイト）のバッチ（２キロバイト）
を用いている。このバッチの内部論理アドレスは、論理
アドレスの１２８の不連続１６バイト線形セグメントに
相当する（すなわち１バツチ内の１２８の別々の画素ラ
インの各々に対して１セグメント）が、バッチの個々の
データバイトは、連続する物理アドレス２キロバイトに
より引用される。

第６図において、第５図の論理イメージ平面は１行あた
り１６バイトの１２８行から成るパンチＰ（０，０）を
有する。これらのバイトは、第１行についてバイトアド
レスＢ（０）、・・・・、Ｂ（１５）で、第２行につい
てＢ（５１２）、・・・・、Ｂ（５２７）で等々、最終
行についてＢ（５２６３３６）、・・・・、Ｂ（５２６
３５１）に至るまで、（〇−相対）で番号づけされてい
る。これらのバイトアドレスは、論理アドレスであり連
続していない。第６図のマツプを通過させられた後、バ
イトはＯから・・・・、２、０４７の物理メモリーの連
続セクションにおいて再マフピングされた形となる。

非連続論理アドレス空間から連続物理アドレスへの再マ
ツピングは、第６図と関連づけて説明されている。第６
図において、アドレスは１６進であり、〇−相対ではな
い。バイトＢ　（０）・・・・・Ｂ（１５）に対するバ
ッチＰ（０、Ｏ）のための論理アドレスの第１行は、（
８０００００）、・・・・・′、（８００００Ｆ）であ
る。Ｂ（５１２）、・・・・・、Ｂ（５２７）に相当す
る第２行は、それぞれアドレス（８００２００）、・・
・・（８００２０Ｆ）を有する。

アドレス変形により、１つのパンチ内に含まれているバ
ッチのｘ−ｙグリッドは、マツピングされたとき物理ア
ドレスの連続したブロックを占めることができる。以下
の表６は、第６図に相当するバッチ論理アドレスを示し
ている。

第６表 ２−−−−−−−一 １８０ＦＥＯＥ　　　８０ＦＥＯＦ　　　８０ＦＥＪＱ
第５図内の論理アドレスの変形は、マツピングされたア
ドレスが連続的なものであることを実証している。表６
内の最初のアドレス（８０００００ＨＥＸ）は、バソ千
Ｐ　（０，Ｏ）の最初のバイトアドレスをマークする同
じパッチ化されたアドレス（８０００００ＨＥＸ）に変
形する。パッチＰ（０，１）内の変形されたアドレス８
０００１０ＨＥ　Ｘは、起動位置から２．０４８バイト
であり従って起動アドレスとの関係において非連続メモ
リーの異なる２キロバイトブロツク内に含まれている、
パンチ化されたアドレス８００８００）ＩＥＸ　　　：
となる。垂直方向では、論理アドレス８００２００８Ｅ
Ｘが論理イメージ平面の第２のラインに対するバイトＢ
（５１２）の最初のアドレスをマークする。

論理アドレス８００２００ＨＥＸは、そのパッチ　　１
の最初からちょうど１６バイトの位置であり従ってバイ
トＢ（０）と同じ連続メモリーの２キロバイトブロツク
内に含まれている物理アドレス８０００１０ＨＥＸに変
形される。同様に、１パツチ内のその他のバイト全てが
、連続物理メモリー内に記憶される。

メモ１−の即　　　び節　　η金 物理メモリー割振り及び割振り解除プロセスは、パッチ
化と関連づけて実行される。まずバッチ割振りプロセス
が行なわれ、次にこのプロセスを利用してメモリー内に
ページイメージを作成し、その後刻振り解除によりシッ
プアウトプロセス中にメモリーが再利用されうるように
なる。

バヱ±■児ユ パッチ割振りプロセスには、物理メモリーを論理メモリ
ーイメージ平面内にあるパッチに割当てる又はマフピン
グすることが関与する。このプロセスは、ペイント機構
により用いられるパンチのみが割振りされるため、選択
的である。割振りは、要求に応じて達成され、これは、
割振りされていないパンチにペイント機構が書き込もう
（ペイントしよう）とする最初の時として定義づけられ
る。

論理メモリーイメージ平面は、それがペインティングプ
ロセスに与えられる前にクリヤーすなわち消去される。

−平面は、それを含む論理パッチの各々がブランク条件
を示すようマーキング又はラヘリングされたとき、白紙
のようにブランクであるとして特徴づけられる。このラ
ベルは、共通物理パッチへの各々の個別論理パッチのマ
ツピングから成っていてもよ（、従って共通物理バッチ
のアクセスは同じくブランクフラグをもアクセスする。

第２の方法では、そのパンチが割振すされているか否か
を示すマツプ内の付加的なタグピットが使用される可能
性がある。いずれの場合でも、ブランクとして示されて
いるパッチは、たとえそのパッチが共通のブランク物理
パンチにマツピングされ得るとしても、割振りされてい
ないものと考えられる。

第５図は４０９６Ｘ４０９６ビツト（２メガバイト）の
次元をもち、各々１２８Ｘ１２８ビツトから成る３、２
　Ｘ　３２のパンチアレイでタイル張りされている、バ
ッチ化された論理イメージ平面を示している。第１１図
においては、１インチあたり３００ドツトで８．５Ｘ１
１インチのページイメージが第５図のバッチ化された平
面上のオーバーレイとして示されており、これは図示さ
れているとおり、平面全体を網羅していない。このペー
ジイメージは平面の左上のへりに相対して示されている
が、これは、この平面の境界内にページイメージ全体が
含まれうるようにする平面内のいずれの位置にでも再配
置されうる。例のイメージは、水平方向に２０バッチ未
満、垂直方向に２６パンチ未満を網羅している。しかし
ながら、パンチはつねに１つの完全な単位として割振り
されるため、ページイメージを含む論理記憶域は、水平
バッチ２０×垂直バッチ２６×インチあたり２キロバイ
トでありこれは約１メガバイトに等しく、１ページにつ
いての論理メモリーイメージの部域の半分である。

第１２図は、平面の左上コーナーにイメージが位置づけ
された状態の、第１１図内のページイメージを含む２０
Ｘ２６パツチのマトリクスを表わしている。第１２図内
のパッチマトリクス内のパッチは各々、カッコ内に示さ
れた唯一の記憶場所番号ならびにその下の第２の数字に
より表わされている割振りフラグを有している。記憶場
所番号は、そのページイメージを含むパッチの２０Ｘ２
６のマトリクス内のそのパッチの（ｘ−ｙ）座標である
。パッチの各々の中の記憶場所番号の下のゼロは、これ
らのパッチの各々がブランクパッチである物理パッチゼ
ロにマツピングされているすなわち、そのページイメー
ジがブランクであることを示す。

表６は、１６進アドレスａｏｏｏｏｏがそのページの左
上コーナーの最初のバイトを含んでいることを仮定して
、第１２図のパッチのアレイをシステムがアドレスする
方法を表わしている。この例の中の太線は、パッチの境
を表わし、各パッチはＸ軸に沿って１６バイトそしてペ
ージイメージのｙ軸に沿って１２８の画素ラインを含ん
でいる。

小さな矩形の内側のアドレスは、個々のバイトをアクセ
スする線形論理イメージ平面アドレスである。ｙ軸に沿
った文書イメージの各画素ラインの最初の論理メモリー
イメージ平面アドレスは、先行するラインの始めからち
ょうど４０９６ビツトである。

パッチ割振りは、割振りされていないパッチへのベイン
ティング即ち書込みオペレーションの検出であるパンチ
故障の結果として起こる。論理アドレスを用いて１つの
イメージがペイントされ、故障は、変形された論理アド
レスがマツピングされていないパッチに対するアクセス
を示すにつれて発生する。

この例において、第１図の処理ユニット１からの論理ア
ドレスは、置換機構２によりバッチ化された論理アドレ
スに変形され、マツプユニント４をアクセスするために
用いられる。特定的にいって第２図のゼロ検出器２９か
らのマツプユニット４内のフラグは、そのアクセスが割
振りされていないパッチを含んでいることを表示する。

制御装置は、そのアクセスがペインティングオペレーシ
ョンであるか否かを見極め、もしそうであれば、故障が
起こったことを見極める。ペインティングプロセス中の
パッチ故障の結果は、ｆｉｌベインティングプロセスが
休止する、（２）目標とされた論理パンチ（そのアクセ
スがこの故障を作り出したバッチ）に物理メモリーのバ
ッチが割振りされる、そして（３）ペインティング工程
が再開される、というものである。

第１２図は、矩形の輪郭がそのページイメージ内にペイ
ントされたときのバッチ割振りの結果を示している。こ
の例は、１〜１４の物理バッチのスタックがペインティ
ングプロセスに割振りすべく利用可能であるということ
を仮定している。矩形の上部ラインはバッチ（２，２）
で始まり、ペインティングされている各々のパンチにそ
のアクセス順で物理メモリーが割振りされている状態で
、パンチ（７，２）まで水平方向にペイントされる。

矩形の左垂直ラインが次にペイントされ、その結果、パ
ンチ（２，３）及び（２，４）が割振りされることにな
る。矩形の右垂直ラインが次にペイントされ、その結果
、バッチ（７，３）及び（７，４）の物理メモリー割振
りが行なわれることになる。最後に、矩形のベースライ
ンが引かれ、バッチ（３，４）、（４，４）、（５，４
）及び（６，４）に物理メモリーが割振られる。その他
のバッチは全て、ペインティングプロセスによりアクセ
スされるのでないかぎり、共通のブランクバッチゼロに
マツピングされた状態にとどまる。この矩形がイメージ
内の唯一の目標物である場合、１４の割振りされたバッ
チ及び共通パッチゼロに含まれている３０にのバイトが
、この８．５Ｘ１１インチのページイメージについて１
メガバイトのピントマツプを表わすのに必要とされる物
理メモリーの合計である。

メモリーＶ　　η２、 物理メモリー割振り解除は、第１図のプリンタインター
フェイス８ヘページイメージのコピーを送るプロセスで
あるシップアウトの途中又はその後のいずれかに達成さ
れる。

メモリーは、バッチの全列の内容がエンジンにシツピン
グされた後、再利用できる。−例として第１２図を用い
ると、−矩形の輪郭の１部を含む第３行内のバッチは、
シップアウトプロセスが各バッチの下部ラインをシツピ
ングし終えた後直ちに再利用されバッチスタック上に戻
されることができる。これらのパンチは、最古のバッチ
の下部ラインがシツピングされた時点で、単独でではな
（むしろ１つのグループとして再利用されうる。

ページイメージの最後の画素ラインがシンピングされた
ならば、論理メモリーイメージ平面全体をもう１つのペ
ージイメージのペインティングのために再生することが
できる。

バッチ化を伴うシップアウトのもう１つの利点は、割振
りされていないバッチすなわちブランクであるこのペー
ジイメージ内のバッチへのこれらのアクセスのためのメ
モリーをサイクリングしないことにより、メモリーサイ
クリングを削減することができるということにある。１
つの例において、要求信号及び論理メモリー平面アドレ
スを提示することにより、シップアウトはこのメモリー
へのアクセスを要求する。システムは、第２図のマツプ
メモリ２８を通してアドレスをバッチ化しテストする。

このアドレスが割振りされていないということがわかっ
たならば、システムはそのシップアウトをフラグ付けし
、プリンタインターフェイス８へ割振りされていないバ
ッチに対するアクセスを表わすデータを送る。全ての割
振りされていないデータは均等にブランクであるため、
ブランクデータを取出すのにメモリーアクセスは必要と
されない。

本発明のオペレーションの詳細な例は、以下の表７及び
表８と関連づけて与えられている。表７は、この例で用
いられているバッチを記述するパラメータを要約してい
る。表８は、第１３図のイメージをペイントするために
システムにより処理される１２の指令■１、Ｉ２．・・
・・、１１２を表わしている。表８と関連づけて説明さ
れているペインティング指令は、ページとの関係におけ
るＸ　−ｙ座標により規定された単一のワードに影響を
及ぼし、マスクにより規定された画素を黒にペイントし
、規定のワード内のその他の画素を不変のまま残す。一
般に、ペインティングと印刷のプロセスは、同時に実行
される。しかしながら、印刷プロセスは比較的緩慢であ
り、従って、ペインティング事象と印刷事象が同時発生
のものである場合、ベインティング事象が最初に起こる
ものとして記述される。

第７表 標準値 Ｘ軸の画素数　　　　　　　　　　　　　４，０９６Ｙ
軸の画素数　　　　　　　　　　　　　１６．３８４１
バイトあたりの画素数　　　　　　　　　　８Ｘ軸の１
バツチあたりの画素数　　　　　　１２８Ｙ軸の１バツ
チあたりの画素数　　　　　　１２８Ｘ軸のパッチ数（
論理）３２ Ｙ釉のバッチ数（論理）１２８ Ｘ軸のバイト数　　　　　　　　　　　　　５１２Ｘ釉
の１バツチあたりのバイト数　　　　　１６アドレスビ
ツト、Ｙ（論理）（行）１４アドレスビツト、Ｘ（論理
）（行）　　　　　９論理バツチ　　　　　　　　　　
　　　４，０９６（４ページ）０、初期設定。ベインテ
ィングプロセスが開始される。このプロセスは以下のよ
うにシステムの初期設定を行なう。物理パンチのアドレ
ス１．２．３及び４をこの順序で含むよう、パッチスタ
ックを初期設定する。各物理パッチの内容を白（ゼロ）
に初期設定する。論理アドレスオフセット０及び１をこ
の順序で含むよう未使用の論理ページスタックを初期設
定する。印刷すべきページの持ち行列を初期設定する。

マツプを０に初期設定し、入力の全てが物理パッチゼロ
を指し示すことを表示する。

印刷プロセスが開始される。これは印刷されるべき次の
ページのオフセントを待ち行列から外し、この待ち行列
が空であることを見い出し、この待ち行列上に置かれる
べきオフセットを待つ。

ベインティングプロセスは次のオフセット、０％を未使
用のページのオフセットスタックから得、これをその現
在の論理ページオフセットレジスタにロードする。（こ
こでスタックはその他のこのようなオフセット１のみを
含んでいる。）１、第１の指令１１゜ベインティングプ
ロセスは第１の指令、ペイント（１６，１２８，００１
１１１００）を入力する。これは、現在のオフセットポ
インタＯをページ関係アドレス６５５５２に加えること
によりペイントすべきワードの論理アドレスを計算する
。（ページ関係アドレスは、Ｙ座標の５１２倍とＸ座標
の和、すなわち５１２Ｘ１２８＋１６＝６５５５２であ
る。） 論理バイト６５５５２は以下のように読みとられる。論
理アドレス６５，５５２　（１０００００００００００
１００００２進数）はマツプ人力３３　（１００００１
２進数）を選択する（論理アドレスのビット２２．２１
．２０、・・・・・、１６．８．７．６．５及び４はマ
ツプ入力アドレスを成す）。マツプ入力は、この論理パ
ッチが物理パッチゼロ（割振りされておらず）にマツピ
ングされていることを示し、そこで物理パッチゼロから
ペイント機構に対しデータのブランクバイトが戻される
。

ベインティングプロセスは、指令のマスク００１１１１
００に従って読みとられたばかりのワードをペイントし
、それを論理アドレス６５．５５２に書き込もうとする
。マツプはいかなる物理パッチも割振りされていないこ
とを示し、従ってベインティングプロセスは、割振りさ
れていない物理パッチのスタックから物理パッチ１と割
振りする。

１物理バツチが割振りされ、そのアドレスが１であるこ
とを表示するようマツプ人力３３が設定される。ベイン
ティングされたワード００１１１１００が、物理アドレ
ス２．０４８である論理アドレス６５，５５２に相当す
る物理記憶場所に書き込まれる（パッチ０＝物理アドレ
ス０から２．０４７まで）、（物理メモリアドレスは、
パッチ番号の２．０４８部に論理アドレスのビット１５
．１４．１３．１２．１１．１０．９．３．２．１及び
Ｏから導かれた変位を加えたものである）。

２、第２の指令１２．ベインティングプロセスは次の指
令ペイント（１６，１２９，０００１１１００）を入力
する。ページ関係アドレス６６．０６４は、論理アドレ
ス６６．０６４に変換される。この記憶場所を読みとる
と、物理アドレス２．５６０（物理パッチｌの第２ライ
ン、最初のバイト）に記憶されているゼロのワードを生
み出すことになる。このワードは、マスク０００１１１
００に従ってペイントされ、その結果は論理アドレス６
６．０６４に書き戻される。この場合、マツプは、影響
を受ける論理パッチが割振りされた物理パッチを有して
いることを表示し、従っていかなるパッチ割振りも必要
とされない。

３、第３の指令Ｉ３゜ベインティングプロセスは次の指
令ペイント（１５，１２７，００００１１１１）を入力
する。論理アドレス６５．０３６　（００１１１１０１
２進数）はマツプ人力Ｏに相当する。ゼロのワードは、
物理パッチゼロのバイト５１１から読みとられ、マスク
はアドレス６５，０３９にペイントされる。結果が書き
込まれると、マツプ人力０はいかなる物理パッチも割振
りされないことを示し、従ってベインティングプロセス
は次の物理パッチ２を割振りし、それに応じてマツプ人
力０を更新する。

４、第４の指令■４゜ベインティングプロセスは次の指
令、「新ページ（ｎｅｗ　ｐａｇｅ）Ｊを入力する。

これは印刷すべきページのオフセットＯを待ち行列に入
れ、印刷プロセスを通知する。次に印刷プロセスはこの
オフセットを待ち行列から外し、相応するページの印刷
を始める。ペインティングプロセスは、未使用のオフセ
ットのスタックから次のオフセット１を得る。（スタッ
クはこのとき空である）。

５、第５の指令Ｉ５゜ペインティングプロセスは次の指
令、ペイント（３１，２，１１１０００１１）を入力す
る。影響を受けるワードのページ関係論理アドレスは１
，０５５（５１２ｘ２＋３１＝１０５５）である。相応
するマツプ人力ＬＯ２５（第２ページの第２パツチ）は
、いかなる物理バッチも割振りされていないことを示し
、従ってかかるバッチ３が割振りされる。ペイントされ
たワードは、相応する物理メモリー記憶位置６．１４４
　（３Ｘ２．０４８＋３１＝６，１４４）にて書き込ま
れる。

６、第６の指令Ｉ６゜ペインティングプロセスは、次の
指令［新ページ（ｎｅｗ　ｐａｇｅ）Ｊを入力する。こ
れは印刷すべき次のページのオフセット１を待ち行列に
入れる。（この場合、印刷プロセスはなお第１ページを
印刷しているものと仮定され、従って、待ち行列に入れ
られるべき次のページを待たず、この発生セグメントに
ついて通知される必要はない）、印刷プロセスは、ペイ
ントすべき次のページのオフセットを得ようとするが、
かかるオフセットのスタックが空であることを見い出す
。そこでこれは、オフセットが利用可能になるまで待た
ざるを得なくなる。

印刷プロセスは、第１ページを印刷するにあたり最初の
論理パッチ行を印刷する。論理バッチ０は、その内容が
明示的に印刷されている物理パッチ２に相当する。さら
に、各ワードは印刷されるにつれて消去され、物理パッ
チが後に割振り解除されたときそれが全てのゼロを含ん
でいるようになっている。論理バッチ１は相応する物理
パッチを全くもっておらず、従ってゼロ（白）がそれに
対して（ブランク物理パッチゼロ）から印刷される。第
１列のバッチが印刷された後、物理パッチ２は割振り解
除され、利用可能な物理パッチのスタックに戻される。

次に印刷プロセスは第２のバッチ行を印刷する。論理バ
ッチ３２はいかなる相当する物理パッチももたず、従っ
てそれに対してゼロが印刷される。論理バッチ３３は、
その内容が明示的に印刷され消去されている物理パッチ
Ｉに相当する。このパッチ行が印刷された後、物理パッ
チ１は割振り解除される。最後に、ページ全体が印刷さ
れた後、印刷プロセスは、未使用のオフセントのスタッ
ク上にそのページに対するオフセットＯを置く。ペイン
ティングプロセスはかかるオフセットを待っているため
、通知を受ける。

次にペインティングプロセスはこのスタックからオフセ
ットＯを得る。印刷プロセスは、印刷すべきページのオ
フセットの待ち行列から次のオフセット２を外し、その
ページを印刷し始める。

７、第７の指令■７゜ペインティングプロセスは次の指
令、ペイント（０，０，１０００００００）を入力し、
特定のワードをペイントして物理パッチ１をプロセス内
で論理バッチＯに割振りする。

８、第８の指令■８゜ペインティングプロセスは次の指
令、ペイント（１６，０，１０００００００）を入力し
、特定のワードをペイントし、物理バンチ２をプロセス
内で論理バッチ１に割振りする。

９、第９の指令■９゜ペインティングプロセスは次の指
令、ペイント（０，１２８，１０００００００）を入力
し、特定のワードをペイントし、物理パッチ４をプロセ
ス内で論理パンチ（３２）に割振りする。

１０、第１０の指令１１０゜ペインティングプロセスは
次の指令、ペイント（１６，１２８，１０００００００
）を入力し、特定のワードをペイントしようとする。物
理パッチを割振りしなければならないが、利用可能なも
のは全くないため、プロセスは、続行する前に現在印刷
中のページから物理パッチが割振り解除されるまで待つ
。

１１、第１１の指令Ｉｌｌ。ペインティングプロセスは
次の指令、「新ページ（ｎｅｗｐａｇｅ）　Ｊを入力す
る。これは、ペイントしたばかりのページのオフセット
Ｏを、印刷すべきページの待ち行列に入れる。これは、
次のページをペイントするため新しいオフセットを得よ
うとするが、未使用のオフセットのスタックが空である
のを見い出す。そこでこれは待機する。

場合によっては、印刷プロセスは、第２ページの印刷を
終え、そのオフセット１を未使用のオフセットのスタッ
クに置き、ペインティングプロセスを通知する。

１２、第１２の指令１１２゜ペインティングプロセスは
、次のそして最後の指令「停止」を入力する。

印刷プロセスは、印刷すべきページの次のオフセットＯ
を待ち行列から外し、それを印刷し始める。第１のパッ
チ行を印刷した後、これは、物理バンチ１及び２を割振
り解除し、第２のパンチ行を印刷した後、物理パッチ４
及び３を割振り解除する。次にこれは、未使用のオフセ
ントのスタック上にそのページのオフセット０を置く。

次にこれは、印刷すべき次のページのオフセットを待ち
行列から外すが、空の待ち行列を発見したため、待機す
る。

最後の状態で、物理パッチのスタックは、パッチ３．４
．２及び１をこの順序で含んでいる。印刷すべきページ
のオフセットの待ち行列は、空であり、印刷プロセスが
その上で待っている。未使用オフセットのスタックは、
１つのオフセット０を含んでいる。指令により停止され
たペインティングプロセスは、オフセット１をもつ。全
てのマツプ入力は消去される。

表８の指令に関連してペイントされたイメージの部分は
、第１３図に表わされている。

【図面の簡単な説明】

第１図は、本発明に従ったページ印刷システムの全体的
ブロックダイヤグラムを表わしている。 第２図は、第１図のシステムの一部分を成すマフピング
ユニットの概略的ブロックダイヤグラムを示す。 第３図は、第１図のシステム内でアドレス可能なメモリ
ー空間の概略的表示である。 第４図は、第３図のアドレス空間の一部を成すイメージ
平面の概略的表示である。 第５図は、第３図のイメージ平面内の単一バッチについ
てのアドレス空間の概略的表示である。 第６図は、マツピング例の概略的表示である。 第７図は、第１図のシステムのメモリーに情報を記憶す
るペインティングプロセスについての第１図のシステム
のオペレーションを表わす流れ図である。 第８図は、第５図のペインティングプロセスと関連して
用いられる割振りプロセスを表わす流れ図である。 第９図は、印刷されるべきデータが第１図のシステムの
メモリーからプリンタへシップアウトされる印刷プロセ
スを表わす流れ図である。 第１０図は、第７図の印刷プロセス内で用いられる割振
り解除プロセスを表わす。 第１１図は、論理イメージ平面とオーバーレイされたペ
ージイメージの関係を表わしている。 第１２図は、１つの矩形のページイメージによりオーバ
ーレイされたイメージ平面内のバッチの概略的表示であ
る。 第１３図は、３ページにわたる数多くのバンチ上にオー
バーレイされたページイメージの詳細な１例を概略的表
示である。 主な構成要素の番号 １−プロセッサ　　　　　２−置換機構３−マルチプレ
クサ　　　４−マツプユニット５−システムメモリー　
　６−制御装置７−読取り専用記憶装置（ＲＯＭ＞ ８−プリンタインターフェイス　９−プリンタ１０−デ
ータ母！　　　　１ｌ−７）’レス母線１３−アドレス
母線　　１４−出力母線１５−制御ライン　　　２６−
制御装置２７−マルチプレクサ　２８−マツプメモリー
２９−ゼロ検出ユニット　　　３１−母線３４．３５−
ライン、　　３２−ゲート、４０−システム記憶装置。 〇− ・　　　　　　　　　　　　・　　　　　　　　　　　
　　　　・・　　　　　　　　　　　Ｏ・ ・　　　　　　　　　　　・　　　　　　　　　　　　
　　・−２３： ・　　　　　　　　　　　　・ ・　　　　　　　　　　　　　・ ・　　　　　　　　　　　　　・ フー

Claims (1)

1. 【特許請求の範囲】 １）以下のものを含む、１ページ・イメージデータを形
   成するようページレイアウト情報が処理されるプリンタ
   処理システム； −ページレイアウト情報を受けとり論理アドレスにてペ
   ージイメージデータを提供するイメージプロセッサ； −物理アドレスにてページイメージデータを記憶するた
   めの物理メモリー； −物理アドレスと論理アドレスの間の対応を維持するた
   めのマップ手段を含む管理手段； −対応する物理アドレスを与えるため上記マップ手段に
   対し論理アドレスを順番に与える手段を含む、上記シス
   テムを順序づけするための制御手段； −上記物理メモリーに割振りされた論理アドレスから変
   換された実アドレスを用いて上記物理メモリーからペー
   ジイメージデータをアクセスするための手段。 （２）前記、ページレイアウト情報には、１部域内の全
   て単一のタイプの画素を表わす異なる論理アドレスをも
   つ単数又は複数の第１のデーター値が含まれ、さらに、
   各々１部域内の可変的タイプの異なる画素を表わすため
   の異なる論理アドレスを有する単数又は複数の第２のデ
   ータ値が含まれていること、そして、前記割振り手段は
   、同一の第１の論理アドレスに対し前記第１のデータ値
   の論理アドレスを割振り、異なる第２の物理アドレスに
   対し前記第２のデータ値に対する論理アドレスを割当て
   るよう作動していることを特徴とする、請求項１に記載
   の処理システム。 （３）前記、物理メモリーは前記第２の物理アドレス内
   にデータを記憶するためのランダムアクセス記憶装置で
   あることを特徴とする、請求項２に記載の処理システム
   。 （４）前記、第１の物理アドレスは前記マップユニット
   内に記憶されこうして前記ランダムアクセス記憶装置に
   対するアクセスは前記第１のデータ値のためには必要と
   されないことを特徴とする、請求項３に記載の処理シス
   テム。 （５）前記、管理手段の中には、ペイント工程中ページ
   イメージデータのための論理アドレスに相応する前記物
   理メモリー内の物理アドレスを割り振るための手段、な
   らびにシップアウト工程に応えて前記メモリー内の物理
   アドレスを割振解除するための手段が含まれていること
   を特徴とする、請求項１に記載の処理システム。 （６）前記、プロセッサからの論理アドレスを置換しこ
   うして連続していない論理アドレスが１つのパッチに結
   びつけられた連続論理アドレスに変形されるようにする
   ための置換手段が含まれていることを特徴とする、請求
   項１に記載の処理システム。 （７）前記、マップユニットには、１つのパッチに結び
   つけられた論理アドレスを前記物理メモリー内の連続物
   理アドレスに変換するための手段が含まれていることを
   特徴とする、請求項６に記載の処理システム。 （８）前記、パッチアドレスは、印刷されるべきページ
   上の小さな矩形領域に対応していることを特徴とする、
   請求項６に記載の処理システム。 （９）前記、論理アドレスが２の累乗であり、こうして
   前記ページイメージデータは２の累乗をもつ論理アドレ
   スにより定義されていることを特徴とする、請求項１に
   記載の処理システム。 （１０）前記、論理アドレスは、１論理イメージ平面内
   でページイメージデータのための論理アドレスを規定す
   るため及び同一の論理メモリーアドレス空間の一部とし
   て１論理システムメモリー内でその他のシステムデータ
   を規定するため、１つのアドレスフィールドを有してい
   ることを特徴とする、請求項１に記載の処理システム。 （１１）以下のものを含む、印刷されたページを形成す
   るようページ情報が処理されるページ印刷システム： −印刷時間中に、記憶されたページイメージデータに応
   えて可変的輝度の画素のアレイとして印刷されたページ
   を印刷するよう、一定の印刷速度で作動するプリンタ； −論理アドレスにて前記ページデータを形成するためペ
   ージレイアウト情報を処理するためのイメージプロセッ
   サ； −実アドレスでページイメージデータを記憶するための
   物理メモリー； −論理アドレスを実アドレスに変換するための論理−実
   変換機構； −前記物理メモリー内で物理アドレスと論理アドレス間
   の対応を維持するための割り振り機構；−順番に論理ア
   ドレスをアクセスするための手段を含む、前記システム
   を順序づけするための制御１手段； −物理メモリーに割振りされた論理アドレスから変換さ
   れた実アドレスに対する前記物理メモリーからイメージ
   データをアクセスするための手段； −前記メモリー内の物理アドレスに対応する論理アドレ
   スにて物理メモリーからアクセスされたデータにより画
   素を制御して印刷されたページを形成するため論理アド
   レスの記憶場所にて前記ページイメージデータを印刷す
   るための手段。