JPH01120848A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01120848A JPH01120848A JP62279653A JP27965387A JPH01120848A JP H01120848 A JPH01120848 A JP H01120848A JP 62279653 A JP62279653 A JP 62279653A JP 27965387 A JP27965387 A JP 27965387A JP H01120848 A JPH01120848 A JP H01120848A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に於ゆるバンプ電極構造と、その
製造方法に関する。
製造方法に関する。
従来の半導体装置に於ける一般的なバンプ電極の製造方
法は、バンプ電極形成後バンプ電極下金属層を連続して
゛ウェットエツチング、すなわち前述の第３の金属膜を
ウェットエツチング後、第２の金属膜をウェットエツチ
ングし、更に第１の金属膜をウェットエツチングしてい
た。
法は、バンプ電極形成後バンプ電極下金属層を連続して
゛ウェットエツチング、すなわち前述の第３の金属膜を
ウェットエツチング後、第２の金属膜をウェットエツチ
ングし、更に第１の金属膜をウェットエツチングしてい
た。
〔発明が解決しようとする問題点〕 。
この様に従来の技術に於ては複層膜を連続してウェット
エツチングしている為、本エツチング工程に於けるサイ
ドエッチにより、第３及び第２の金属膜周辺部が下部金
属膜に接しない浮いた部分ができ、これが後工程に於【
針状に欠落して電極間ショートをもたらすといった内容
の問題があった。
エツチングしている為、本エツチング工程に於けるサイ
ドエッチにより、第３及び第２の金属膜周辺部が下部金
属膜に接しない浮いた部分ができ、これが後工程に於【
針状に欠落して電極間ショートをもたらすといった内容
の問題があった。
本発明はこの様な問題点を解決するもので、その目的と
するところは前述の第３．第２．第１の金８４膜層を連
続エツチングした後、感光性樹脂を第３の金に謹上に残
した状態で、第２の金属膜を再エツチングし、更に第３
の金ＩＭＭを再エツチングすることで問題となっている
第３．第２の金属膜周辺部の浮いた部分を無くし、大幅
な品質向上を提供することにある。
するところは前述の第３．第２．第１の金８４膜層を連
続エツチングした後、感光性樹脂を第３の金に謹上に残
した状態で、第２の金属膜を再エツチングし、更に第３
の金ＩＭＭを再エツチングすることで問題となっている
第３．第２の金属膜周辺部の浮いた部分を無くし、大幅
な品質向上を提供することにある。
本発明の半導体装置及びその製造方法は、（１） 半
導体基板上の第１の絶縁膜と該第１０絶縁膜上のアルミ
ニウム電極と、該第１の絶縁膜上より該アルミニウム電
極の上面周辺部上に延在して設けられた第２の絶縁膜と
、該アルミニウム電極上面中央部より該第２の絶縁膜上
に延在して設けられた第１の金属膜と、該第１の金ａ４
膜上且つ該°第１の金＃４膜領域の内側上面に設けられ
た第２の金属膜と該第２の金属膜上且つ該第２の金属膜
領域の内側上面に設けられた第３の金ｌｊ！膜と該第３
の金属膜上に設けられたバンプ電極層とを有することを
特徴とする。
導体基板上の第１の絶縁膜と該第１０絶縁膜上のアルミ
ニウム電極と、該第１の絶縁膜上より該アルミニウム電
極の上面周辺部上に延在して設けられた第２の絶縁膜と
、該アルミニウム電極上面中央部より該第２の絶縁膜上
に延在して設けられた第１の金属膜と、該第１の金ａ４
膜上且つ該°第１の金＃４膜領域の内側上面に設けられ
た第２の金属膜と該第２の金属膜上且つ該第２の金属膜
領域の内側上面に設けられた第３の金ｌｊ！膜と該第３
の金属膜上に設けられたバンプ電極層とを有することを
特徴とする。
（２） 半導体電極上に第１．第２．第３の金属膜を
順に形成させ、該第３の金属膜上にバンプを極を形成後
、該バンク電極上より、該第３の金属膜上に延在し、島
状に感光性樹脂を付着させる工程と、該第３の金属をエ
ツチングする工程と、該第２の金属をエツチングする工
程と該第１の金属をエツチングする工程と、該第２の金
属を再エツチングする工程と、該第１の金属を再エツチ
ングする工程と、該感光性樹脂を除去する工程とを含む
ことを特徴とする。
順に形成させ、該第３の金属膜上にバンプを極を形成後
、該バンク電極上より、該第３の金属膜上に延在し、島
状に感光性樹脂を付着させる工程と、該第３の金属をエ
ツチングする工程と、該第２の金属をエツチングする工
程と該第１の金属をエツチングする工程と、該第２の金
属を再エツチングする工程と、該第１の金属を再エツチ
ングする工程と、該感光性樹脂を除去する工程とを含む
ことを特徴とする。
以下１０本発明について実施例に基づき詳細に説明する
。
。
第１図は、本発明の半導体装置であるバンプ電極構造の
一実施例を示す。図に示す様に本発明はバンプ［種下の
金属展層の構造に於て、第３の金属膜３を第２の金属膜
領域の内側上部に設け、更に第２の金Ｆｊ４Ｍ２を第１
の金属膜領域の内側上部に設けることを特徴とする。
一実施例を示す。図に示す様に本発明はバンプ［種下の
金属展層の構造に於て、第３の金属膜３を第２の金属膜
領域の内側上部に設け、更に第２の金Ｆｊ４Ｍ２を第１
の金属膜領域の内側上部に設けることを特徴とする。
第２図は、本発明の半導体装置の製造工程に於げる、バ
ンプ下金属膜層な連続エツチングした後の断面構造を示
す。
ンプ下金属膜層な連続エツチングした後の断面構造を示
す。
第３図は、第２図に於て金属膜層をエツチング後、第２
の金属膜２を再エツチングした後の断面構造を示す。
の金属膜２を再エツチングした後の断面構造を示す。
第４図は、第５図に於て第２の金属膜のエツチング後、
第３の金属膜をエツチングした後の断面構造を示す。
第３の金属膜をエツチングした後の断面構造を示す。
第５図は、第３の金属膜エツチング後、金ｍｍ層の選択
エツチングの為に設けた感光性樹脂を除去した後の最終
バンプ電極の断面構造を示す。
エツチングの為に設けた感光性樹脂を除去した後の最終
バンプ電極の断面構造を示す。
第６図は、従来のバンプ電極の構造を示゛す。本構造は
、本発明の製造工程である第２図に示す工巴後、感光性
樹脂を除去した場合の構造と一致する。
、本発明の製造工程である第２図に示す工巴後、感光性
樹脂を除去した場合の構造と一致する。
上述の如く、本発８１１によればバンプ下金ｔ１層に於
て、第２及び第３の金属膜を各々下部金ｒＡ膜領域の上
部、且つ内側に後退して設けることにより、従来の構造
に於る、第２及び第５の金属膜が下部金属膜領域の外ｆ
ｌＩｌｌ？：出た構造をとることによる問題点、すなわ
ち第２及び第３の金属膜周辺部の下部金属膜に接しない
浮いた部分が後工程で針状に欠落して電極間シ茸−トを
もたらすといった内容の問題を完全く解消することがで
き、パンダ電極品質の大幅な向上をもたらすものである
。
て、第２及び第３の金属膜を各々下部金ｒＡ膜領域の上
部、且つ内側に後退して設けることにより、従来の構造
に於る、第２及び第５の金属膜が下部金属膜領域の外ｆ
ｌＩｌｌ？：出た構造をとることによる問題点、すなわ
ち第２及び第３の金属膜周辺部の下部金属膜に接しない
浮いた部分が後工程で針状に欠落して電極間シ茸−トを
もたらすといった内容の問題を完全く解消することがで
き、パンダ電極品質の大幅な向上をもたらすものである
。
第１図は本発明の半導体装置であるバンプ１極断面図。
第２図は、本発明の半導体装置の製造工＆に於【、バン
プ電極金属膜層のエツチング後の状態を示すバンプ′Ｉ
ｔ極断面図。 第３図は、本発明の半導体装置の製造工１ｆｆｌＫ於て
、第２の金ｇ４Ｆ！４のエツチング後の状態を示すバン
プ電極断面図。 第４図は、本発明の半導体装置の製造工程に於て、第３
°の金ｍｗＩのエツチング後の状態を示すバンプ電極断
面図。 第５図は、本発明の半導体装置の最終パンダ電極断面図
。 第６図は、従来のバンプ電極断面図。 １・・・・・・チタン、り四ム、アルミニウム等の第１
の金Ｈ４膜 ２・・・・・・銅、パラジウム、ニッケル等の第２の金
属膜 ３・・・・・・金、白金等の第３の金属膜４・・・・・
・バンプ電極層 ５・・・・・・アルミニウム＃ｌＬ極 ６．７・・・・・・Ｓｉｎ、、ＳｉＮ 系絶縁膜８
・・・・・・感光性樹脂 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋（他１名） 〆− （１１・１．ニー、・ ′、〜己−・
プ電極金属膜層のエツチング後の状態を示すバンプ′Ｉ
ｔ極断面図。 第３図は、本発明の半導体装置の製造工１ｆｆｌＫ於て
、第２の金ｇ４Ｆ！４のエツチング後の状態を示すバン
プ電極断面図。 第４図は、本発明の半導体装置の製造工程に於て、第３
°の金ｍｗＩのエツチング後の状態を示すバンプ電極断
面図。 第５図は、本発明の半導体装置の最終パンダ電極断面図
。 第６図は、従来のバンプ電極断面図。 １・・・・・・チタン、り四ム、アルミニウム等の第１
の金Ｈ４膜 ２・・・・・・銅、パラジウム、ニッケル等の第２の金
属膜 ３・・・・・・金、白金等の第３の金属膜４・・・・・
・バンプ電極層 ５・・・・・・アルミニウム＃ｌＬ極 ６．７・・・・・・Ｓｉｎ、、ＳｉＮ 系絶縁膜８
・・・・・・感光性樹脂 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋（他１名） 〆− （１１・１．ニー、・ ′、〜己−・
Claims (2)
- （１）半導体基板上の第１の絶縁膜と該第１の絶縁膜上
のアルミニウム電極と、該第１の絶縁膜上より該アルミ
ニウム電極の上面周辺部上に延在して設けられた第２の
絶縁膜と、該アルミニウム電極上面中央部より該第２の
絶縁膜上に延在して設けられた第１の金属膜と、該第１
の金属膜上且つ該第１の金属膜領域の内側上面に設けら
れた第２の金属膜と該第２の金属膜上且つ該第２の金属
膜領域の内側上面に設けられた第３の金属膜と該第３の
金属膜上に設けられたバンプ電極層とを有することを特
徴とする半導体装置。 - （２）半導体電極上に、第１、第２、第５の金属膜を順
に形成させ、該第３の金属膜上にハング電極を形成後、
該バンプ電極上より、該第３の金属膜上に延在し島状に
感光性樹脂を付着させる工程と、該第３の金属をエッチ
ングする工程と、該第２の金属をエッチングする工程と
該第１の金属をエッチングする工程と、該第２の金属を
再エッチングする工程と、該第１の金属を再エッチング
する工程と、該感光性樹脂を除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279653A JPH01120848A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279653A JPH01120848A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120848A true JPH01120848A (ja) | 1989-05-12 |
Family
ID=17613979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279653A Pending JPH01120848A (ja) | 1987-11-05 | 1987-11-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5376584A (en) * | 1992-12-31 | 1994-12-27 | International Business Machines Corporation | Process of making pad structure for solder ball limiting metallurgy having reduced edge stress |
| JP2011249564A (ja) * | 2010-05-27 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法及び実装構造 |
-
1987
- 1987-11-05 JP JP62279653A patent/JPH01120848A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
| US5376584A (en) * | 1992-12-31 | 1994-12-27 | International Business Machines Corporation | Process of making pad structure for solder ball limiting metallurgy having reduced edge stress |
| JP2011249564A (ja) * | 2010-05-27 | 2011-12-08 | Renesas Electronics Corp | 半導体装置の製造方法及び実装構造 |
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