JPH01120637A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
- Publication number
- JPH01120637A JPH01120637A JP62279743A JP27974387A JPH01120637A JP H01120637 A JPH01120637 A JP H01120637A JP 62279743 A JP62279743 A JP 62279743A JP 27974387 A JP27974387 A JP 27974387A JP H01120637 A JPH01120637 A JP H01120637A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- memory address
- lower limit
- upper limit
- operating system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置と主記憶とを持つ計算機シス
テム上で複数のオペレーティングシステムの実行を制御
する制御プログラムを持つ仮想計算機システムに関する
。
テム上で複数のオペレーティングシステムの実行を制御
する制御プログラムを持つ仮想計算機システムに関する
。
計算機システムにおいて、最近実用化されてきた技術と
して仮想計算機システムがある。
して仮想計算機システムがある。
仮想計算機システムとは、１つの計算機システム上で複
数のオペレーティングシステムを同時に実行す゛るもの
である。この特徴により仮想計算機システムは、複数の
オペレーティングシステムの評価を同時に行ったり、オ
ペレーティングシステムの移行を容易に行うことができ
る。
数のオペレーティングシステムを同時に実行す゛るもの
である。この特徴により仮想計算機システムは、複数の
オペレーティングシステムの評価を同時に行ったり、オ
ペレーティングシステムの移行を容易に行うことができ
る。
１つの計算機システム上で複数のオペレーティングシス
テムを実行させるには、主記憶を分割して、複数のオペ
レーティングシステムに割り当て、さらに、あるオペレ
ーティングシスタムが他のオペレーティングシステムに
割り当てられた主記憶の領域を参照できないようにする
工夫が必要である。
テムを実行させるには、主記憶を分割して、複数のオペ
レーティングシステムに割り当て、さらに、あるオペレ
ーティングシスタムが他のオペレーティングシステムに
割り当てられた主記憶の領域を参照できないようにする
工夫が必要である。
上記各オペレーティングシステムの主記憶の領域を保護
する方法として、制御プログラムが、オペレーティング
シスタム上の仮想アドレスと、主記憶上の対応を行った
シャドウテーブルと呼ばれる特別のテーブルを作成し、
それを使用してアドレス変換を行う方法がある。この方
法によると、オペレーティングシステムが仮想アドレス
と絶対アドレスの対応を変更した場合、シャドウテーブ
ルの再作成が必要となるため、制御プログラムの処理の
オーバヘッドが増加する欠点がある。
する方法として、制御プログラムが、オペレーティング
シスタム上の仮想アドレスと、主記憶上の対応を行った
シャドウテーブルと呼ばれる特別のテーブルを作成し、
それを使用してアドレス変換を行う方法がある。この方
法によると、オペレーティングシステムが仮想アドレス
と絶対アドレスの対応を変更した場合、シャドウテーブ
ルの再作成が必要となるため、制御プログラムの処理の
オーバヘッドが増加する欠点がある。
本発明の目的は、制御プログラムの処理のオーバヘッド
を増加させることなく、主記憶を複数のオペレーティン
グシステムに割り当て、各オペレーティングシステムの
主記憶の領域を保護する仮想計算機システムを提供する
ことである。
を増加させることなく、主記憶を複数のオペレーティン
グシステムに割り当て、各オペレーティングシステムの
主記憶の領域を保護する仮想計算機システムを提供する
ことである。
本発明の仮想計算機システムは、
複数組の下限主記憶アドレスレジスタと上限主記憶アド
レスレジスタと、前記複数組の下限／上限主記憶アドレ
スレジスタの１組を選択するポインタレジスタとを備え
、 制御プログラムは、オペレーティングシスタムの実行を
開始するとき、下限／上限主記憶アドレスレジスタに主
記憶アドレスを設定すると共に、どの下限／上限主記憶
アドレスレジスタを選択するかの情報をポインタレジス
タに設定し、オペレーティングシステムが実行中に参照
する主記憶デドレスをポインタレジスタの内容により選
択された下限主記憶アドレスレジスタおよび上限主記憶
アドレスレジスタの内容と比較し、前記オペレーティン
グシステムが参照する主記憶アドレスが前記選択された
下限主記憶アドレスレジスタの下限主記憶アドレスと上
限主記憶アドレスレジスタの上限主記憶アドレスの範囲
外であれば、例外を発生する手段を有している。
レスレジスタと、前記複数組の下限／上限主記憶アドレ
スレジスタの１組を選択するポインタレジスタとを備え
、 制御プログラムは、オペレーティングシスタムの実行を
開始するとき、下限／上限主記憶アドレスレジスタに主
記憶アドレスを設定すると共に、どの下限／上限主記憶
アドレスレジスタを選択するかの情報をポインタレジス
タに設定し、オペレーティングシステムが実行中に参照
する主記憶デドレスをポインタレジスタの内容により選
択された下限主記憶アドレスレジスタおよび上限主記憶
アドレスレジスタの内容と比較し、前記オペレーティン
グシステムが参照する主記憶アドレスが前記選択された
下限主記憶アドレスレジスタの下限主記憶アドレスと上
限主記憶アドレスレジスタの上限主記憶アドレスの範囲
外であれば、例外を発生する手段を有している。
このように、ハードウェア的に例外を発生する手段を設
けることにより、オペレーティングシステムが与えられ
た主記憶領域を動作することを制御プログラムによりチ
エツクする必要がなくなり、制御プログラムの処理のオ
ーバヘッドを増加させることなく、各オペレーティング
システムの主記憶の領域を保護することができる。
けることにより、オペレーティングシステムが与えられ
た主記憶領域を動作することを制御プログラムによりチ
エツクする必要がなくなり、制御プログラムの処理のオ
ーバヘッドを増加させることなく、各オペレーティング
システムの主記憶の領域を保護することができる。
（実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
なお、仮想計算機システムでない通常のシステムにおい
ては、オペレーティングシステムが使用可能な主記憶の
領域のアドレスは、オペレーティングシステム以外の特
別なプログラムによって作成されたページテーブルによ
って指定され、オペレーティングシステムはそのページ
テーブルを参照して自分が使用するページテーブルを作
成する構成となっている。
ては、オペレーティングシステムが使用可能な主記憶の
領域のアドレスは、オペレーティングシステム以外の特
別なプログラムによって作成されたページテーブルによ
って指定され、オペレーティングシステムはそのページ
テーブルを参照して自分が使用するページテーブルを作
成する構成となっている。
第２図は、本発明の仮想計算機システムの一実施例で、
主記憶および主記憶アドレスを指定するページテーブル
の関係および分割された主記憶領域を保護する方法を示
したものである。
主記憶および主記憶アドレスを指定するページテーブル
の関係および分割された主記憶領域を保護する方法を示
したものである。
主記憶ｌＯは各々が１０２４ワードの複数のページに分
割されている。ページテーブル２０はソフトウェアによ
つて使用可能な主記憶内の全ページを指定する連続した
複数のページテーブルワード（第１図ではＰＴＷと記述
している）２１〜２８を含み、システム構成を制御する
特別なプログラムによフて主記憶１０内に作成され、仮
想計算機システムを制御する制御プログラムに与えられ
る。制御プログラムは、第１のオペレーティングシステ
ムを起動す′るとき、ページテーブル２０内の複数のべ
一ジテーブルワード２１〜２８から、第１のオペレーテ
ィングシステムに与える主記憶１０内の領域であるペー
ジＩ＋−１２を選択し、その領域を指定する連続した複
数のページテーブルワード３１〜３２を含むページテー
ブル３０を主記憶１０内に作成し、第１のオペレーティ
ングシステムに与える。同時に制御プログラムは、第１
のオペレーティングシステムに与えた主記憶１０内の領
域の下限を示す下限主記憶アドレス６０と、上限を示す
上限主記憶アドレス６１を設定し、第１のオペレーティ
ングシステムが主記憶ＩＯをアクセスするとき、下限主
記憶アドレス６０と上限主記憶アドレス６１を使用する
ように、ポインタ７０を設定する。同様に、制御プログ
ラムは、第２のオペレーイングシステムを起動す゛ると
き、ページテーブル２０から第２のオペレーティングシ
ステムに与える主記憶ｌＯ内の領域であるページ１３〜
１４を選択し、その領域を指定するページテーブル４０
を作成すると共に、その領域の下限主記憶アドレス６２
と上限主記憶アドレス６３を設定し、下限主記憶アドレ
ス６１と上限主記憶アドレス６２を使用するようにポイ
ンタ７ｏを設定する。
割されている。ページテーブル２０はソフトウェアによ
つて使用可能な主記憶内の全ページを指定する連続した
複数のページテーブルワード（第１図ではＰＴＷと記述
している）２１〜２８を含み、システム構成を制御する
特別なプログラムによフて主記憶１０内に作成され、仮
想計算機システムを制御する制御プログラムに与えられ
る。制御プログラムは、第１のオペレーティングシステ
ムを起動す′るとき、ページテーブル２０内の複数のべ
一ジテーブルワード２１〜２８から、第１のオペレーテ
ィングシステムに与える主記憶１０内の領域であるペー
ジＩ＋−１２を選択し、その領域を指定する連続した複
数のページテーブルワード３１〜３２を含むページテー
ブル３０を主記憶１０内に作成し、第１のオペレーティ
ングシステムに与える。同時に制御プログラムは、第１
のオペレーティングシステムに与えた主記憶１０内の領
域の下限を示す下限主記憶アドレス６０と、上限を示す
上限主記憶アドレス６１を設定し、第１のオペレーティ
ングシステムが主記憶ＩＯをアクセスするとき、下限主
記憶アドレス６０と上限主記憶アドレス６１を使用する
ように、ポインタ７０を設定する。同様に、制御プログ
ラムは、第２のオペレーイングシステムを起動す゛ると
き、ページテーブル２０から第２のオペレーティングシ
ステムに与える主記憶ｌＯ内の領域であるページ１３〜
１４を選択し、その領域を指定するページテーブル４０
を作成すると共に、その領域の下限主記憶アドレス６２
と上限主記憶アドレス６３を設定し、下限主記憶アドレ
ス６１と上限主記憶アドレス６２を使用するようにポイ
ンタ７ｏを設定する。
第１のオペレーティングシステムが作成したページテー
ブル５０あるいはページテーブル５１を使用して主記憶
ｌＯを参照するとき、その主記憶アドレスは、制御プロ
グラムによって設定された下限主記憶アドレス６０およ
び上限主記憶アドレス６１と比較され、参照主記憶アド
レスが下限主記憶アドレス６０と上限主記憶アドレス６
１の範囲外であれば、ハードウェアにより例外が検出さ
れ、第１のオペレーティングシステムの実行は中断され
、制御プログラムが起動される。
ブル５０あるいはページテーブル５１を使用して主記憶
ｌＯを参照するとき、その主記憶アドレスは、制御プロ
グラムによって設定された下限主記憶アドレス６０およ
び上限主記憶アドレス６１と比較され、参照主記憶アド
レスが下限主記憶アドレス６０と上限主記憶アドレス６
１の範囲外であれば、ハードウェアにより例外が検出さ
れ、第１のオペレーティングシステムの実行は中断され
、制御プログラムが起動される。
第１図は本発明の仮想計算機システムの一実施例の要部
のブロック図である。
のブロック図である。
第１図において、オペレーティングシステム上の仮想ア
ドレスは、仮想アドレスレジスタ１００に格納され、ア
ドレス変換手段１０１により主記憶アドレスに変換され
て、主記憶アドレスレジスタ１０２に格納される。ここ
で、アドレス変換手段１０１はページテーブルを使用し
て、仮想アドレスを主記憶アドレスに変換するものであ
る。主記憶アドレスレジスタ１０２内の主記憶アドレス
は、制御プログラムによって設定された下限主記憶アト
ルスレジスタ群１０３、上限主記憶アドレスレジスタ
群１０４のうち、ポインタレジスタ１０５によって選択
された下限主記憶アドレスレジスタの下限主記憶アドレ
スおよび上限主記憶アドレスレジスタの上限主記憶アド
レスと比較回路１０８，１０９により比較され、主記憶
アドレスが下限主記憶アドレスと上限主記憶アドレスの
範囲外であればハードウェアにより例外が検出され、オ
ペレーティングシステムの実行は中断され、制御プログ
ラムが起動される。
ドレスは、仮想アドレスレジスタ１００に格納され、ア
ドレス変換手段１０１により主記憶アドレスに変換され
て、主記憶アドレスレジスタ１０２に格納される。ここ
で、アドレス変換手段１０１はページテーブルを使用し
て、仮想アドレスを主記憶アドレスに変換するものであ
る。主記憶アドレスレジスタ１０２内の主記憶アドレス
は、制御プログラムによって設定された下限主記憶アト
ルスレジスタ群１０３、上限主記憶アドレスレジスタ
群１０４のうち、ポインタレジスタ１０５によって選択
された下限主記憶アドレスレジスタの下限主記憶アドレ
スおよび上限主記憶アドレスレジスタの上限主記憶アド
レスと比較回路１０８，１０９により比較され、主記憶
アドレスが下限主記憶アドレスと上限主記憶アドレスの
範囲外であればハードウェアにより例外が検出され、オ
ペレーティングシステムの実行は中断され、制御プログ
ラムが起動される。
（発明の効果〕
以上説明したように本発明は、制御プログラムが主記憶
の使用可能な領域をオペレーティングシステムに割り当
て、複数の下限主記憶アドレスレジスタおよび上限主記
憶アドレスレジスタを備えることにより、制御プログラ
ムの処理のオーバヘッドを増加させることなく、主記憶
を分割する仮想計算機システムが実現できるという効果
がある。
の使用可能な領域をオペレーティングシステムに割り当
て、複数の下限主記憶アドレスレジスタおよび上限主記
憶アドレスレジスタを備えることにより、制御プログラ
ムの処理のオーバヘッドを増加させることなく、主記憶
を分割する仮想計算機システムが実現できるという効果
がある。
第１図は本発明の仮想計算機システムの一実施例で、主
記憶アドレスの参照チエツクの部分のブロック図、第２
図は本発明の適用可能な主記憶および、主記憶アドレス
を指定するページテーブルの関係の一例を示す図である
。 １０・・・主記憶、 １００−・・仮想アドレスレジスタ、 １０１−−アドレス変換手段、 １０２・−主記憶アドレスレジスタ、 １０３−・・下限主記憶アドレスレジスタ群、１０４−
・上限主記憶アドレスレジスタ群、１０５−・ポインタ
レジスタ、 １０６．１０７−・・選択回路、 １０８．１０９−・・比較回路。
記憶アドレスの参照チエツクの部分のブロック図、第２
図は本発明の適用可能な主記憶および、主記憶アドレス
を指定するページテーブルの関係の一例を示す図である
。 １０・・・主記憶、 １００−・・仮想アドレスレジスタ、 １０１−−アドレス変換手段、 １０２・−主記憶アドレスレジスタ、 １０３−・・下限主記憶アドレスレジスタ群、１０４−
・上限主記憶アドレスレジスタ群、１０５−・ポインタ
レジスタ、 １０６．１０７−・・選択回路、 １０８．１０９−・・比較回路。
Claims (1)
- 【特許請求の範囲】 データ処理装置と主記憶装置とを持つ計算機システム上
で、複数のオペレーティングシステムの実行を制御する
制御プログラムを持つ仮想計算機システムにおいて、 複数組の下限主記憶アドレスレジスタと上限主記憶アド
レスレジスタと、前記複数組の下限／上限主記憶アドレ
スレジスタの１組を選択するポインタレジスタとを備え
、 前記制御プログラムは、オペレーティングシステムの実
行を開始するとき前記下限／上限主記憶アドレスレジス
タに主記憶アドレスを設定すると共に、どの下限／上限
主記憶アドレスレジスタを選択するかの情報を前記ポイ
ンタレジスタに設定し、 前記オペレーティングシステムが実行中に参照する主記
憶アドレスを前記ポインタレジスタの内容により選択さ
れた下限主記憶アドレスレジスタおよび上限主記憶アド
レスレジスタの内容と比較し、前記オペレーティングシ
ステムが参照する主記憶アドレスが前記選択された下限
主記憶アドレスレジスタの下限主記憶アドレスと、上限
主記憶アドレスレジスタの上限主記憶アドレスの範囲外
であれば、例外を発生する手段を有することを特徴とす
る仮想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279743A JPH01120637A (ja) | 1987-11-04 | 1987-11-04 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279743A JPH01120637A (ja) | 1987-11-04 | 1987-11-04 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120637A true JPH01120637A (ja) | 1989-05-12 |
Family
ID=17615277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279743A Pending JPH01120637A (ja) | 1987-11-04 | 1987-11-04 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251340A (ja) * | 1991-01-08 | 1992-09-07 | Hitachi Ltd | 情報処理装置の保守制御方法 |
-
1987
- 1987-11-04 JP JP62279743A patent/JPH01120637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251340A (ja) * | 1991-01-08 | 1992-09-07 | Hitachi Ltd | 情報処理装置の保守制御方法 |
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