JPH01117332A - Non-volatile semiconductor memory and manufacture thereof - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、エンデユランス(書き込みおよび消去の繰
返し回数)特性、さらにトンネル酸化膜の絶縁破壊特性
が改善されるようにした不揮発性半導体メモリおよびそ
の製造方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a non-volatile semiconductor memory and its non-volatile semiconductor memory in which the endurance (the number of repetitions of writing and erasing) characteristics and the dielectric breakdown characteristics of a tunnel oxide film are improved. Regarding the manufacturing method.
[従来の技術]
E2 PROMにあっては、書き込みおよび消去の繰返
し回数が増加するにしたがって、スレッショルド電圧V
Tが低下するものであり、VTウィンドが狭まる性質を
有する。そして、このスレッショルド電圧VTの低下は
、トンネル酸化膜が薄い程少なくなり、良好なエンデユ
ランス特性を有゛ するようになるものであるが、
トンネル酸化膜を薄くするように構成すると、この酸化
膜の欠陥密度が増加するようになると考えられる絶縁破
壊寿命が弱くなる傾向にある。[Prior Art] In an E2 PROM, as the number of repetitions of writing and erasing increases, the threshold voltage V
This has the property of decreasing T and narrowing the VT window. The thinner the tunnel oxide film is, the less the threshold voltage VT decreases, resulting in better endurance characteristics.
When the tunnel oxide film is configured to be thin, the dielectric breakdown life tends to become weaker, which is thought to increase the defect density of the oxide film.
従来、トンネル酸化膜を形成する手段としては、半導体
ウェハを電気炉内に設定し、上記半導体ウェハの表面に
100人前後の厚さの酸化膜を形成させて、この酸化膜
がトンネル酸化膜として使用されるようにしている。し
かし、空気中や薬品による洗浄工程等で、半導体ウェハ
表面に形成された質の悪い5〜15人程度の自然酸化膜
を除去することが困難である。Conventionally, as a means of forming a tunnel oxide film, a semiconductor wafer is placed in an electric furnace, an oxide film with a thickness of about 100 mm is formed on the surface of the semiconductor wafer, and this oxide film is used as a tunnel oxide film. I'm trying to get it used. However, it is difficult to remove a poor quality natural oxide film of about 5 to 15 layers formed on the surface of a semiconductor wafer through a cleaning process using air or chemicals.
一般に電気炉にあっては、例えばH2(水素)によって
シリコンでなる半導体ウェハの表面の自然酸化膜を高温
で除去する場合、H2導入前のガス置換、H2処理後の
ガス置換に多くの時間を必要とするものであり、IC,
LSIの不純物の再分布が起こるようになって、高集積
化デバイス対応させることが困難である。また、この自
然酸化膜除去処理のための時間を短くしようとすると、
爆破の危険が生ずるようになるので、そさの時間は自ず
と制限されていた。Generally, in an electric furnace, when removing a natural oxide film on the surface of a silicon semiconductor wafer using H2 (hydrogen) at high temperature, it takes a lot of time to replace the gas before introducing H2 and after the H2 treatment. IC,
Redistribution of impurities in LSIs occurs, making it difficult to accommodate highly integrated devices. Also, if you try to shorten the time for this natural oxide film removal process,
Due to the risk of explosion, the amount of time available was naturally limited.
[発明が解決しようとする問題点]
この発明は上記のような点に鑑みなされたもので、半導
体ウェハ表面に、この半導体ウェハを処理用のチャンバ
から取り出すことなくトンネル酸化膜が形成されるよう
にすると共に、このトンネル酸化膜は特に薄くすること
がなくとも、エンデユランス特性を良好なものとするこ
とができるようにする不揮発性半導体メモリおよびその
製造方法を提供しようとするものである。[Problems to be Solved by the Invention] The present invention has been made in view of the above-mentioned points, and provides a method for forming a tunnel oxide film on the surface of a semiconductor wafer without taking the semiconductor wafer out of a processing chamber. In addition, it is an object of the present invention to provide a nonvolatile semiconductor memory and a method for manufacturing the same in which the tunnel oxide film can have good endurance characteristics without having to be particularly thin.
[問題点を解決するための手段]
すなわち、この発明に係る半導体メモリは、トンネル酸
化膜が酸化膜の両面にナイトロオキサイドの層がそれぞ
れ形成されるようにした3層構造で構成されるようにす
るものであり、このために半導体ウェハをチャンバ内に
設定した状態で自然酸化膜を除去し、その後チャンバ内
を減圧排気して酸素を導入し、ハロゲンランプ等によっ
て急速酸化して半導体ウェハ表面に酸化膜を形成させる
。[Means for Solving the Problems] That is, in the semiconductor memory according to the present invention, the tunnel oxide film has a three-layer structure in which nitroxide layers are formed on both sides of the oxide film. For this purpose, the natural oxide film is removed with the semiconductor wafer set in the chamber, and then the chamber is evacuated and oxygen is introduced, and the surface of the semiconductor wafer is rapidly oxidized using a halogen lamp or the like. Form an oxide film.
その模、上記チャンバ内を減圧排気し、反応ガスを導入
して同じくハロゲンランプ等によって急速加熱し、急速
窒化させるようにするものである。In this way, the inside of the chamber is evacuated, a reaction gas is introduced, and the reactant gas is rapidly heated using a halogen lamp or the like to rapidly nitride the chamber.
[作用コ
上記のように例えばシリコン酸化膜でなるトンネル酸化
膜の両面それぞれにナイトロオキサイド層が形成された
3層構造とすることによって、この絶縁膜のトラップ量
が少なくなるものであり、しかも酸化シリコン膜のみの
トンネル酸化膜層の場合に比較して、絶縁破壊特性に優
れたものとすることができる。すなわち、トラップ量が
少ないものであるため、エンデユランス特性におけるス
レッショルド電圧の低下が・少なくなり、書き込みおよ
び消去の繰返し回数特性に優れたものとすることができ
、信頼性の高いE2 FROMが得られるようになるも
のである。[Function] As mentioned above, by creating a three-layer structure in which a nitrile oxide layer is formed on each side of a tunnel oxide film made of, for example, a silicon oxide film, the amount of traps in this insulating film is reduced, and the amount of oxidation It is possible to achieve superior dielectric breakdown characteristics as compared to a tunnel oxide film layer made of only a silicon film. In other words, since the amount of traps is small, the drop in threshold voltage in the endurance characteristic is reduced, and the write and erase repetition rate characteristics are excellent, so that a highly reliable E2 FROM can be obtained. It is something that becomes.
[発明の実施例] 以下、図面を参照してこの発明の一実施例を説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第1図はE2 PROMのトンネル酸化膜を形成する工
程を示しているもので、シリコン半導体ウェハが処理用
のチャンバ内に設定される。FIG. 1 shows the process of forming a tunnel oxide film for an E2 PROM, in which a silicon semiconductor wafer is placed in a processing chamber.
そして、このように半導体ウェハがチャンバ内に設定さ
れた状態でこのチャンバ内を減圧排気する第1の工程1
1を実行する。このようにしてチャンバ内が真空状態に
排気されたならば、このチャンバ内に第2の工程12で
示すように82 、HCλ、等の反応ガスを導入し、こ
のチャンバ内を昇温する第3の工程13を実行するもの
で、この第3の工程13によって、半導体ウェハの表面
に空気中や薬品処理によって形成された質の悪い自然酸
化膜を除去する。たとえば、この第3の工程13にあっ
ては、1150℃の温度で60秒間の処理が行われる。Then, the first step 1 is to depressurize and exhaust the inside of the chamber with the semiconductor wafer set inside the chamber.
Execute 1. Once the inside of the chamber has been evacuated to a vacuum state, a reaction gas such as 82, HCλ, etc. is introduced into this chamber as shown in the second step 12, and a third step is to raise the temperature inside this chamber. This third step 13 removes a poor quality natural oxide film formed on the surface of the semiconductor wafer in the air or by chemical treatment. For example, in this third step 13, processing is performed at a temperature of 1150° C. for 60 seconds.
そして、このような自然酸化膜の除去処理が行われたな
らば、第4の工程14で降温動作が実行される。After such natural oxide film removal processing is performed, a temperature lowering operation is performed in a fourth step 14.
このようにしてチャンバ内の温度が降下されたならば、
第5の工程15でチャンバ内を減圧排気し、ざらに第6
の工程16でチャンバ内に02 (II素)を導入す
る。このようにチャンバ内の半導体ウェハが酸素雰囲気
内に設定されたならば、第7の工程17でこのチャンバ
内の半導体ウェハを昇温し、この半導体ウェハの表面に
シリコン酸化膜を形成させるようにする。この場合、こ
の工程17における昇温処理は、例えばハロゲンランプ
を用いて行ない、急速に昇温されるようにし、半導体ウ
ェハの表面を急速酸化させることによって、シリコン酸
化膜が形成されるようにしている。Once the temperature inside the chamber is lowered in this way,
In the fifth step 15, the inside of the chamber is evacuated and the sixth step
In step 16, 02 (II element) is introduced into the chamber. Once the semiconductor wafer in the chamber is set in the oxygen atmosphere, in a seventh step 17 the temperature of the semiconductor wafer in the chamber is raised to form a silicon oxide film on the surface of the semiconductor wafer. do. In this case, the temperature raising treatment in step 17 is performed using, for example, a halogen lamp, so that the temperature is raised rapidly, and the surface of the semiconductor wafer is rapidly oxidized, so that a silicon oxide film is formed. There is.
ここで、この第7の工程17における昇温処理は、例え
ば1150℃で40秒間行われ、100人の膜厚のシリ
コン酸化膜が形成されるようにしている。Here, the temperature raising treatment in the seventh step 17 is performed at, for example, 1150° C. for 40 seconds, so that a silicon oxide film with a thickness of 100 μm is formed.
このように半導体ウニへの表面にシリコン酸化膜が形成
されたならば、上記チャンバ内を第8の工程18で降温
し、さらに第9の工程19で減圧排気する。Once the silicon oxide film has been formed on the surface of the semiconductor sea urchin in this manner, the temperature inside the chamber is lowered in an eighth step 18, and further the vacuum is evacuated in a ninth step 19.
このようにシリコン酸化膜が表面に形成されたシリコン
半導体ウェハの設定されるチャンバ内には、次の第10
工程20で窒化反応ガスNH3を導入する。そして、第
11工程21で例えばハロゲンランプを用いた急速加熱
手段によって急速昇温させ、急速窒化させる。この窒化
工程は、例えば1150℃で30秒間行われる。このよ
うにして窒化処理が行われたならば、第12工程22で
降温処理し、さらに第13工程23でチャンバ内に窒素
を導入し、半導体ウェハを取り出すようにする。In the chamber in which the silicon semiconductor wafer with the silicon oxide film formed on the surface is set, there are
In step 20, a nitriding reaction gas NH3 is introduced. Then, in an eleventh step 21, the temperature is rapidly raised by a rapid heating means using, for example, a halogen lamp, and rapid nitridation is performed. This nitriding step is performed at, for example, 1150° C. for 30 seconds. After the nitriding process has been performed in this manner, a temperature-lowering process is performed in a twelfth step 22, and further, nitrogen is introduced into the chamber in a thirteenth process 23, and the semiconductor wafer is taken out.
第2図は上記のようなトンネル酸化膜の形成処理を行な
う装置の概略的な構成を示しているもので、石英チャン
バ31内にシリコン半導体ウェハ32が挿入され、支持
設定されるようになっている。FIG. 2 shows a schematic configuration of an apparatus for forming a tunnel oxide film as described above, in which a silicon semiconductor wafer 32 is inserted into a quartz chamber 31 and is supported. There is.
このチャンバ31にはガス導入口33オよび34が形成
され、導入口33からN2が導入され、導入口34から
NH3,02、N2 、CI2等の反応ガスが選択的に
導入されるようになっている。そして、このチャンバ3
1にはさらに排出口35が形成されていて、この排出口
35から図示されない真空ポンプによって、チャンバ3
1内が選択的に減圧排気処理されるようにしている。Gas introduction ports 33o and 34 are formed in this chamber 31, and N2 is introduced from the introduction port 33, and reactive gases such as NH3,02, N2, CI2, etc. are selectively introduced from the introduction port 34. ing. And this chamber 3
1 is further formed with a discharge port 35, and a vacuum pump (not shown) is used to drain the chamber 3 from this discharge port 35.
1 is selectively depressurized and evacuated.
ここで、上記石英チャンバ31の外周部には、ハロゲン
ランプ36による加熱機構が設けられているもので、こ
のハロゲンランプ36によってシリコン半導体ウェハ3
2が急速に加熱制御されるようにしている。Here, a heating mechanism using a halogen lamp 36 is provided on the outer periphery of the quartz chamber 31, and the halogen lamp 36 is used to heat the silicon semiconductor wafer 3.
2 is heated rapidly.
尚、詳細は図示されていないが、石英チャンバ31内で
上記加熱温度が観測されているものであり、その加熱温
度が目標温度状態に設定されるようにハロゲンランプ3
6が制御されるものである。また、加熱源としては、ハ
ロゲンランプに代わりアークランプが適宜使用されるも
のである。Although details are not shown, the above heating temperature is observed in the quartz chamber 31, and the halogen lamp 3 is set so that the heating temperature is set to the target temperature state.
6 is controlled. Further, as a heat source, an arc lamp is appropriately used instead of a halogen lamp.
第3図は第1図で示したトンネル酸化膜の形成処理作業
における各工程の温度状態およびチャンバ31内の気圧
の状態を示している。FIG. 3 shows the temperature conditions and atmospheric pressure conditions in the chamber 31 at each step in the tunnel oxide film forming process shown in FIG.
第3図4上記のようにしてトンネル酸化膜の形成される
E2 PROMの1記憶素子部分の断面構成を示してい
るもので、シリコン半導体基板41の主表面部に対応し
て形成されたソース42およびドレイン43の領域部に
対応して、ゲート絶縁lI44を・介してポリシリコン
によるフローティングゲート45が形成されている。そ
して、このフローティングゲート45と上記ドレイン4
3との間に、シリコン酸化薄膜によってトンネル酸化膜
46が形成されるようにしている。そして、上記フロー
ティングゲート45の上に、絶縁1047を介してポリ
シリコンによるコントロールゲート48が形成されるも
のである。FIG. 3 shows a cross-sectional structure of one memory element portion of the E2 PROM in which the tunnel oxide film is formed as described above, and the source 42 formed corresponding to the main surface of the silicon semiconductor substrate 41. A floating gate 45 made of polysilicon is formed corresponding to the region of the drain 43 with a gate insulating lI44 interposed therebetween. This floating gate 45 and the drain 4
3, a tunnel oxide film 46 is formed by a silicon oxide thin film. A control gate 48 made of polysilicon is formed on the floating gate 45 with an insulator 1047 interposed therebetween.
このように構成されるE” PROMにあっては、10
0人程度のトンネル酸化膜46を通して、電子をフロー
ティングゲート45に出し入れすることによって、デー
タの書き込みおよび消去動作が行われる。In the E” PROM configured in this way, 10
Data writing and erasing operations are performed by sending electrons in and out of the floating gate 45 through the tunnel oxide film 46 having a thickness of about 0.0 mm.
例えばフローティングゲート45に電子を入れるデータ
の書き込み動作時にあっては、コントロールゲート48
に18〜25Vの電圧を印加設定し、ドレイン43、ソ
ース42、および基板41をOvに設定する。また、消
去のために70−ティングゲート45から電子を抜くた
めには、コントロールゲート48、ソース42および基
板41を0■に設定し、ドレイン43に18〜25Vの
電圧を印加設定するものである。For example, during a data write operation in which electrons are input to the floating gate 45, the control gate 48
A voltage of 18 to 25 V is applied to and the drain 43, source 42, and substrate 41 are set to Ov. Furthermore, in order to extract electrons from the 70-ring gate 45 for erasing, the control gate 48, source 42 and substrate 41 are set to 0, and a voltage of 18 to 25 V is applied to the drain 43. .
このようなE” FROMにおいて、高電圧の印加制御
によってデータの書き込みおよび消去のデバイス動作を
円滑に実行させる−ためには、トンネル酸化1g!46
が重要となる。In order to smoothly perform data writing and erasing device operations in such an E"FROM by controlling the application of high voltage, tunnel oxidation 1g!46 is required.
becomes important.
上記のようにして形成されるようになるトンネル酸化膜
43にあっては、その構造は第5図で示すバンドタイア
ゲラムのようになるものであり、トンネル酸化膜の表面
およびシリコン基板の界面側が、ナイトロオキサイド化
された構造となる。したがって、この図で破線で示すよ
うに、このトンネル酸化膜が酸化シリコン(St O”
)IIIのみによる場合よりも、このトンネル酸化膜
の表面および界面部でのトンネル膜のバリアハイドが低
くされるようになる。The tunnel oxide film 43 formed as described above has a structure similar to that of a band tie gellumn shown in FIG. 5, and the surface of the tunnel oxide film and the interface side of the silicon substrate are , resulting in a nitroxide structure. Therefore, as shown by the broken line in this figure, this tunnel oxide film is made of silicon oxide (StO”
) The barrier hydride of the tunnel film at the surface and interface of the tunnel oxide film is lowered than when using only III.
このような、シリコン酸化膜の両面にナイウトロオキサ
イドの膜が形成されるような3層構造とされるトンネル
酸化膜は、前記第7の工程17で形成されたシリコン酸
化膜を、第10工程20さらに第21工程21で示すよ
うに、NHiガス雰囲気で、ハロゲンランプによって急
速加熱することにより構成できるものである。Such a tunnel oxide film having a three-layer structure in which nitrooxide films are formed on both sides of the silicon oxide film is obtained by converting the silicon oxide film formed in the seventh step 17 to the tenth step. 20 Furthermore, as shown in the 21st step 21, it can be constructed by rapid heating with a halogen lamp in an NHi gas atmosphere.
例えば、文献(Yasushi Na1to at
at、 J。For example, the literature (Yasushi Na1to at
at, J.
Vac、 Technol、 85 (3) 、 Ma
c/Jun 1987、P2S5)においては、上記
のような窒化手段が示されているもので、窒化時間の短
いときは、シリコン酸化膜の表面および界面にナイトロ
オキサイドが形成され、時間の経過と共に酸化膜全体が
ナイトロオキサイド化されるようになる。そして、この
ことは本件発明者等においても確認された。Vac, Technol, 85 (3), Ma.
c/Jun 1987, P2S5), the above-mentioned nitriding method is shown, and when the nitriding time is short, nitroxide is formed on the surface and interface of the silicon oxide film, and oxidation increases over time. The entire film becomes nitroxide. This was also confirmed by the inventors of the present invention.
そして、第5図で示されたようにナイトロオキサイド層
を両面に有する3Iil構造のトンネル酸化膜とした場
合、この絶縁膜の電子トラップ量が少なくなり、且つこ
のトンネル酸化膜が酸化シリコンのみの場合にときより
も、絶縁破壊特性が優れたものとなることが確認された
。If the tunnel oxide film has a 3Iil structure with nitroxide layers on both sides as shown in FIG. It was confirmed that the dielectric breakdown characteristics were better than when
第6図はその実験により得られた結果を示しているもの
で、この例は電流密aJが“J−64m A / cm
!”としトンネル酸化膜の厚さToxが105人の場合
である。Figure 6 shows the results obtained from the experiment. In this example, the current density aJ is "J-64mA/cm
! ``This is a case where the thickness Tox of the tunnel oxide film is 105 people.
すなわち、この第6図から明らかにように、曲mAで示
す例は、急速窒化時間を“0秒”とした場合であり、実
質的に急速窒化工程が行われなかった例であり、時間の
経過と共に電圧vgが増加する。ここで、電圧■9は、
トンネル酸化膜中にトラップされた電荷量に対応するも
のである。That is, as is clear from FIG. 6, the example shown by the track mA is an example in which the rapid nitriding time is set to "0 seconds", and is an example in which the rapid nitriding process is not substantially performed. Voltage vg increases with time. Here, the voltage ■9 is
This corresponds to the amount of charge trapped in the tunnel oxide film.
これに対して、温度1150’Cで10秒間急速窒化し
た場合、および同温度で30秒間急速窒化した場合には
、この図で曲線BおよびCで示すように、VQがほとん
ど増加しない。しかし、曲線りで示すように100秒間
急速窒化処理を行なうと、急速に■gが増加するように
なる。On the other hand, when rapid nitriding is performed at a temperature of 1150'C for 10 seconds and when rapid nitridation is performed at the same temperature for 30 seconds, VQ hardly increases as shown by curves B and C in this figure. However, as shown by the curved line, when the rapid nitriding treatment is performed for 100 seconds, ■g rapidly increases.
第7図は定電811TDDB絶縁破壊寿命試験を行なっ
た結果を示すもので、A、B、Cはそれぞれ1150℃
での急速窒化時間を0秒、10秒および30秒とした例
であり、DおよびEはそれぞれ急速窒化時間を100秒
および300秒とした場合の例である。Figure 7 shows the results of the constant voltage 811TDDB dielectric breakdown life test, where A, B, and C are each 1150°C.
D and E are examples in which the rapid nitriding times were set to 0 seconds, 10 seconds, and 30 seconds, respectively, and D and E are examples in which the rapid nitriding times were set to 100 seconds and 300 seconds, respectively.
すなわち、両面にナイトロオキサイドの層を有する3m
構造となった場合には、電子のトラップ量が少ない状態
に保たれるものであり、エンデユランス特性におけるス
レッショルド電圧の低下は少ないものであり、データの
書き込みおよび消去の繰返し回数が増加しても、その書
き込みおよび消去特性が安定に保たれるようになる。ま
た、第7図の結果からも明らかとなるように、トンネル
酸化膜が311i構造とされるような状態で、絶縁破壊
特性が良好となるものであり、絶縁破壊寿命に優れたも
のとされるようになる。i.e. 3 m with a layer of nitroxide on both sides.
structure, the amount of trapped electrons is kept small, and the threshold voltage drop in the endurance characteristics is small, even if the number of data writing and erasing cycles increases. Its writing and erasing characteristics are kept stable. Furthermore, as is clear from the results in Figure 7, when the tunnel oxide film has a 311i structure, the dielectric breakdown characteristics are good and the dielectric breakdown life is excellent. It becomes like this.
第8図はエンデユランス特性の状態を示したもので、こ
の図においてAはトンネル酸化膜の厚さが110人で、
1150℃で30秒間急速窒化した場合ものであり、ス
レッショルド電圧V↑が書ぎ込みおよび消去を繰返して
もほとんど低下しない。これに対してBで示す急速窒化
を行なわず、ナイトロオキサイド層が存在しない場合に
は、翳き込みおよび消去動作の繰返しと共に、スレッシ
ョルド電圧VTが低下し、7丁ウィンドが狭くなるもの
である。Figure 8 shows the state of the endurance characteristics. In this figure, A has a tunnel oxide film thickness of 110 mm.
This is a case of rapid nitriding at 1150° C. for 30 seconds, and the threshold voltage V↑ hardly decreases even if writing and erasing are repeated. On the other hand, when the rapid nitriding indicated by B is not performed and there is no nitroxide layer, the threshold voltage VT decreases as the shadowing and erasing operations are repeated, and the 7th window becomes narrower.
これまでの説明では、急速窒化処理の温度を1150℃
とした場合を述べている。しかし、この急速窒化の条件
を変更しても3層の構造のトンネル酸化膜が形成される
ようになるものであり、シリコン酸化膜の表面側および
界面側にそれぞれナイトロオキサイドの層が形成される
3層構造とされる条件、すなわち窒化温度および急速窒
化時間は、第9図に斜線で示す範囲となるものである。In the explanation so far, the temperature of rapid nitriding treatment was set at 1150°C.
This describes the case where However, even if the conditions for rapid nitriding are changed, a tunnel oxide film with a three-layer structure is still formed, and a layer of nitroxide is formed on the surface side and the interface side of the silicon oxide film. The conditions for forming the three-layer structure, that is, the nitriding temperature and rapid nitriding time, are within the range shown by diagonal lines in FIG.
シリコン酸化膜を急速窒化処理することによって、この
酸化膜の両面にナイトロオキサイド層を形成するような
3層構造のトンネル酸化膜とした場合、エンデユランス
特性、ざらに絶縁破壊寿命特性が改善されるのは、次の
ような理由からと思われる。If the silicon oxide film is rapidly nitrided to form a three-layer tunnel oxide film with nitroxide layers on both sides of the oxide film, the endurance characteristics and dielectric breakdown life characteristics will be improved. This seems to be due to the following reasons.
すなわち、トンネル酸化膜部分がシリコン酸化膜のみに
よって構成された場合には、S+a&板と上記トンネル
酸化膜を構成するSiO2との界面近傍に、歪んだいわ
ゆる5i−0のトラップの原因と言われるストレインボ
ンドが存在するが、急速窒化処理を行ない1、ある量の
窒化酸化III(ナイトロオキサイド)が界面近傍に形
成されると、この界面部の歪が減少し、トラップの減少
現象がおこると考えられる。さらに、このナイトロオキ
サイドは酸化膜よりもバリアバイトが低いものであり、
したがって全体としてトンネル膜が厚いにもかかわらず
、見掛は上モ薄い膜として考えられるようになり、上記
理由によるトラップの減少とあわせてさらにトラップが
少なくなるものと考えられる。しかしながら、全体がナ
イトOオキサイド化されると歪が増え、トラップ量が著
しく増加するようになり、最適範囲が存在することがわ
かった。That is, when the tunnel oxide film portion is composed of only a silicon oxide film, there is a strain that is said to be the cause of the so-called 5i-0 trap in the vicinity of the interface between the S+a& board and the SiO2 that constitutes the tunnel oxide film. Although a bond exists, it is thought that when rapid nitriding is performed and a certain amount of nitroxide III (nitroxide) is formed near the interface, the strain at this interface decreases and a trap reduction phenomenon occurs. . Furthermore, this nitroxide has a lower barrier bite than the oxide film,
Therefore, although the tunnel film is thick as a whole, it appears to be a thin film, and it is thought that the number of traps is further reduced in addition to the reduction in traps due to the above-mentioned reason. However, when the entire structure is converted to night O oxide, the strain increases and the amount of traps increases significantly, indicating that an optimum range exists.
[発明の効果]
以上のようにこの発明に係る不揮発性半導体メモリにあ
っては、トンネル酸化膜がナイトOオキサイドによって
挟まれた311!構造とされることによってエンデユラ
ンス特性が効果的に改善されるものであり、また絶縁破
壊寿命特性も改善され、寿命の長い且つ信頼性の高いE
” FROMが得られるようになる。また、上記のよう
な3111構造のトンネル酸化膜も、処理用チャンバか
ら1度も取り出すことなく一連の工程で形成することが
できるものであり、この種半導体メモリの製造工程が簡
易化され、製品の信頼性の向上にも大きな効果を発揮す
るようになる。[Effects of the Invention] As described above, in the nonvolatile semiconductor memory according to the present invention, the tunnel oxide film is sandwiched between 311! By adopting this structure, the endurance characteristics are effectively improved, and the dielectric breakdown life characteristics are also improved, resulting in a long-life and highly reliable E.
Furthermore, the tunnel oxide film with the above-mentioned 3111 structure can be formed in a series of steps without taking it out of the processing chamber even once, making it possible to obtain this type of semiconductor memory. This simplifies the manufacturing process and has a significant effect on improving product reliability.
第1図はこの発明の一実施例に係る不揮発性半導体メモ
リの特にトンネル酸化膜部分の製造処理工程を説明する
図、第2図は上記製造処理を実行する装置の構成を説明
する図、第3図は上記処理工程におけるチャンバ内の温
度および圧力の状態を経時的に示す図、第4図はE2
PROMの記憶素子部を説明する断面構成図、第5図は
上記素子のバンドダイアグラムを示す図、第6図はトラ
ップ量の状態を実験して得た結果を示す図、第7図は同
じく絶縁破壊寿命試験を行なった結果を示す図、第8図
はこの発明に係るメモリのエンジュランス特性を従来例
と対比して示す図、第9図は3層構想が得られるための
窒化温度と急速窒化時間との関係条件を示す図である。
31・・・石英チャンバ、32・・・半導体ウェハ、3
6・・・ハロゲンランプ、4.1・・・シリコン半導体
基板、42・・・ソース、43・・・ドレイン、44・
・・絶縁膜、45・・・フローティングゲート、4B・
・・トンネル酸化膜、48・・・コントロールゲート。
出願人代理人 弁理士 鈴 江 武 彦第1 図
第2図
第3図
第4図
5i02 蓄乏咳
第5図
第6区
第7図FIG. 1 is a diagram illustrating the manufacturing process, particularly for the tunnel oxide film portion, of a nonvolatile semiconductor memory according to an embodiment of the present invention; FIG. Figure 3 is a diagram showing the temperature and pressure conditions inside the chamber over time during the above treatment process, and Figure 4 is a diagram showing the state of the temperature and pressure inside the chamber in the above processing step.
FIG. 5 is a diagram showing the band diagram of the above-mentioned device. FIG. 6 is a diagram showing the results obtained by experimenting with the state of the amount of traps. FIG. 7 is also an insulating diagram. Figure 8 is a diagram showing the results of a destructive life test; Figure 8 is a diagram showing the endurance characteristics of the memory according to the present invention in comparison with a conventional example; Figure 9 is a diagram showing the nitriding temperature and rapid FIG. 3 is a diagram showing the relational conditions with nitriding time. 31...Quartz chamber, 32...Semiconductor wafer, 3
6... Halogen lamp, 4.1... Silicon semiconductor substrate, 42... Source, 43... Drain, 44...
・Insulating film, 45 ・Floating gate, 4B・
...Tunnel oxide film, 48...Control gate. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4 Figure 4 5i02 Accumulation cough Figure 5 District 6 Figure 7
Claims (3)
する工程と、 上記減圧排気されたチャンバ内に反応ガスを導入し昇温
させて上記半導体ウェハの表面に形成されている自然酸
化膜を除去する工程と、 この自然酸化膜の除去された半導体ウェハの設定された
チャンバ内を減圧排気し、酸素を導入する工程と、 この酸素の導入されたチャンバ内の半導体ウェハ表面を
急速酸化させて酸化膜を形成する工程と、 上記チャンバを減圧排気し、このチャンバに窒素系の反
応ガスを導入する工程と、 この窒素系反応ガスの導入されたチャンバ内に設定され
る半導体ウェハの表面を加熱し窒化させる工程とを具備
し、 この窒化工程では、上記半導体ウェハの表面が急速に加
熱され、上記酸化膜の両面にナイトロオキサイドの層が
形成されたトンネル層が構成されるようにしたことを特
徴とする不揮発性半導体メモリの製造方法。(1) A process of depressurizing and evacuating the inside of the chamber where the semiconductor wafer is set, and removing a natural oxide film formed on the surface of the semiconductor wafer by introducing a reaction gas into the depressurized and evacuated chamber and raising the temperature. A step of evacuating the chamber containing the semiconductor wafer from which the natural oxide film has been removed and introducing oxygen, and a step of rapidly oxidizing the surface of the semiconductor wafer in the chamber into which oxygen has been introduced. a step of forming a film; a step of evacuating the chamber and introducing a nitrogen-based reaction gas into the chamber; and heating the surface of a semiconductor wafer set in the chamber into which the nitrogen-based reaction gas has been introduced. nitriding step, and in the nitriding step, the surface of the semiconductor wafer is rapidly heated to form a tunnel layer in which a layer of nitroxide is formed on both sides of the oxide film. A method for manufacturing a non-volatile semiconductor memory.
ランプによる熱源が使用されるようにした特許請求の範
囲第1項記載の不揮発性半導体メモリの製造方法。(2) The method for manufacturing a nonvolatile semiconductor memory according to claim 1, wherein in the heating step, a heat source such as a halogen lamp or an arc lamp is used.
グゲートとの間に、酸化膜の両面にナイトロオキサイド
層が形成されるようにした3層構造のトンネル酸化膜層
が形成されるようにしたことを特徴とする不揮発性半導
体メモリ。(3) A tunnel oxide film layer with a three-layer structure in which nitroxide layers are formed on both sides of the oxide film is formed between the drain and floating gate formed on the semiconductor substrate. Characteristics of non-volatile semiconductor memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62275491A JP2570324B2 (en) | 1987-10-30 | 1987-10-30 | Nonvolatile semiconductor memory and method of manufacturing the same |
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Publication Number | Publication Date |
---|---|
JPH01117332A true JPH01117332A (en) | 1989-05-10 |
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1987
- 1987-10-30 JP JP62275491A patent/JP2570324B2/en not_active Expired - Lifetime
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