JPH01112822A

JPH01112822A - Noise shaping type d/a converter

Info

Publication number: JPH01112822A
Application number: JP26834487A
Authority: JP
Inventors: Yasuyuki Matsutani; 康之松谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-10-26
Filing date: 1987-10-26
Publication date: 1989-05-01

Abstract

PURPOSE:To reduce noise at low frequencies by providing a circuit converting noise outputted from an output D/A converter into a digital value and a circuit feeding back the converted digital value to an integration device of a noise shaping quantizer so as to apply noise shaping characteristic caused by an error of an output DAC. CONSTITUTION:Let a caption X be an input, Y be an analog output, D be a digital output of a quantizer, P be an output of an integration device 14, Q be quantized noise of a digital comparator 15, and N be noise caused by an error of the output DAC 18 from an ideal value. In solving the transfer characteristic by means of Z function method, the relation of P= PZ<-1>+X-DZ<-1>-NZ<-1> and D=P+Q and Y=D+N is obtained. Thus, the relation of Y=D+N=X+(1-Z<-1>)Q-NZ<-1>+N=X+(1-Z<-1>)+(1-Z<-1>)N is obtained. According to the equations above, a differentiation characteristic is applied to the error of the output DAC 18, noise shaping is applied and the volume of noise N at low frequencies is decreased.

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、誤差補正による高精度化を図ったノイズシェ
ービング形Ｄ／Ａ変換器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a noise-shaving type D/A converter that achieves high accuracy through error correction.

［従来の技術］この種のＤ／Ａ変換器に最も近い従来の技術として、第
１０図に示すデルタ・シグマ形り／へ変換器が知られて
いる。本図において、１３は減算器、１４は積分器、１
５はディジタルコンパレータ、１６は１タイミングデイ
レ−回路、１１はディジタル入力信号、１２はディジタ
ル出力信号、１９はアナログ出力信号である。[Prior Art] As a conventional technology closest to this type of D/A converter, a delta-sigma converter shown in FIG. 10 is known. In this figure, 13 is a subtracter, 14 is an integrator, 1
5 is a digital comparator, 16 is a 1-timing delay circuit, 11 is a digital input signal, 12 is a digital output signal, and 19 is an analog output signal.

第１１図は第１図のシグナルフローであり、Ｘはディジ
タル入力、Ｄはディジタル出力、Ｙはアナログ出力、Ｑ
はディジタルコンパレータの量子化雑音、Ｎは出力用Ｄ
ＡＣの誤差による雑音である。Figure 11 is the signal flow of Figure 1, where X is the digital input, D is the digital output, Y is the analog output, and Q
is the quantization noise of the digital comparator, N is the output D
This is noise due to AC errors.

本シグナルフローの伝達特性は（１）式となる。The transmission characteristic of this signal flow is expressed by equation (1).

Ｙ　、＝　Ｘ　＋　（１−Ｚ”’）　Ｑ　＋　Ｎ　　　
　　　　−（１）こ、こで（１−Ｚ−’）は微分特性で
あり、これにより、（１−Ｚ−’）Ｑは周波数の低いと
ころでは小さく、周波数の高いところでは大きくなる。Y, = X + (1-Z”') Q + N
-(1) Here, (1-Z-') is a differential characteristic, so that (1-Z-')Q is small at low frequencies and large at high frequencies.

このため、低周波領域では（１−Ｚ−’）Ｑは小さい値
となる。しかし、Ｎは全周波数領域にわたりフラットに
分布するので、低周波領域で小さくなるということはな
い。Therefore, (1-Z-')Q has a small value in the low frequency region. However, since N is distributed flatly over the entire frequency range, it does not become smaller in the low frequency range.

第１２図に示す量子化器は、第１θ図に示したデルタ・
シグマ量子化器を多段に縦続接続し、シェービングの次
数を上げて低周波領域での量子化雑音をより小さくする
構成である（特願昭６０−１８５０６号、特願昭６２−
４１４０５号に記載されている）。The quantizer shown in FIG. 12 has a delta value shown in FIG.
This is a configuration in which sigma quantizers are connected in cascade in multiple stages to increase the order of shaving and further reduce quantization noise in the low frequency region (Japanese Patent Application No. 18506/1983, Patent Application No. 62/1983)
41405).

第１３図は、第１２図のシグナルフローであり、Ｑ＋は
１段目、ｑ、は２段目のディジタルコンパレータの量子
化雑音である。本図に示すシグナルフローの（ｉ速時性
は（２）式となる。FIG. 13 shows the signal flow of FIG. 12, where Q+ is the quantization noise of the first-stage digital comparator and q is the quantization noise of the second-stage digital comparator. The (i-speed temporality) of the signal flow shown in this figure is expressed by equation (2).

Ｙ　＝　Ｘ　＋、（１−Ｚ−’）　’Ｑ２＋　Ｎ　　　
　　　　・（２）（２）式かられかるように、量子化雑
音は（１４−’）　’Ｑ２であり、低周波領域での分布はさらに小さくなっている
が、Ｎの量は変化しない。Y = X +, (1-Z-') 'Q2+ N
- (2) As can be seen from equation (2), the quantization noise is (14-')'Q2, and the distribution in the low frequency region is even smaller, but the amount of N does not change.

〔発明が解決しようとする問題点１以上述べたとおり、従来技術では量子化雑音にノイズシ
ェービング処理を施して低周波領域でその値を小さくす
ることができるが、出力用ＤＡＣの誤差で生ずる雑音に
はノイズシェービング処理を施すことができないため、
出力用０＾Ｃには高精度のＤＡＣを用いなければならな
いという欠点がみられた。[Problem to be Solved by the Invention 1] As mentioned above, in the conventional technology, it is possible to apply noise shaving processing to the quantization noise to reduce its value in the low frequency region, but the noise caused by the error of the output DAC Since noise shaving processing cannot be applied to
A drawback of the output 0^C was that a high-precision DAC had to be used.

上記欠点を補償するため、出力用ＤＡＣには誤差の小さ
な１ビツトＤＡＣまたはＰＷＭ　ＤＡＣが用いられてい
るが、１ビツトＤＡＣを用いた場合には高周波領域での
雑音が大きくなり、またＰＷＭ　ＤＡＣを用いた場合に
は動作周波数が高くなってしまう、という欠点があった
。In order to compensate for the above disadvantages, a 1-bit DAC or PWM DAC with small errors is used as the output DAC, but when a 1-bit DAC is used, noise in the high frequency region increases, and it is difficult to use a PWM DAC. When used, the disadvantage is that the operating frequency becomes high.

よって本発明の目的は、上述の点に鑑み、出力用り八Ｃ
の誤差によって生ずる雑音にノイズシェービング特性を
かけ、出力用ＤＡＣに誤差が生じた場合にも、低周波領
域での雑音を小さくすることを可能としたノイズシェー
ビング形Ｄ／Ａ変換器を提供す、ることにある。Therefore, in view of the above-mentioned points, it is an object of the present invention to
To provide a noise shaving type D/A converter which can reduce noise in a low frequency region even when an error occurs in an output DAC by applying a noise shaving characteristic to the noise caused by an error in the output DAC. There are many things.

［問題点を解決するための手段］かかる目的を達成するために、本発明では、ノイズシェ
ービング形量子化器に出力用Ｄ／Ａ変換器を付加し、デ
ィジタル信号をアナログ信号に変換するＤ／Ａ変換器に
おいて、出力用Ｄ／Ａ変換器が出力する雑音をディジタ
ル値に変換する回路と、変換されたディジタル値をノイ
ズシェービング形量子化器の積分器に帰還させる回路と
を有する。[Means for Solving the Problems] In order to achieve the above object, the present invention adds an output D/A converter to the noise shaving type quantizer, and converts a digital signal into an analog signal. The A converter includes a circuit that converts the noise output from the output D/A converter into a digital value, and a circuit that feeds back the converted digital value to the integrator of the noise shaving type quantizer.

［作　用］本発明は、出力用ＤＡＣから出力される雑音をディジタ
ル値に変換し、量子化器の積分器に帰還する回路を具備
することを特徴とするものである。[Function] The present invention is characterized by comprising a circuit that converts the noise output from the output DAC into a digital value and feeds it back to the integrator of the quantizer.

従来の技術では出力用ＤＡＣで生ずる雑音に対し、ノイ
ズシェービング特性をもたせることは不可能であったが
、本発明を用いると、量子化雑音にかかっているシェー
ビング特性と同等のシェービング特性を出力用ＤＡＣで
生ずるＰｉｔ音にもかけることができる。このため、誤
差の大きなりＡＣを出力用ＤＡＣとして用いても、高精
度なＤ／Ａ変換器を実現できることになる。With conventional technology, it was impossible to provide noise shaving characteristics to the noise generated in the output DAC, but with the present invention, it is possible to provide output shaving characteristics equivalent to the shaving characteristics applied to quantization noise. It can also be applied to the Pit sound generated by the DAC. Therefore, even if an AC with a large error is used as an output DAC, a highly accurate D/A converter can be realized.

［実施例］以下、実施例に基づいて本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail based on examples.

第１図は、本発明の第１の実施例を示すブロック図であ
る。本図において、５１は加算器、５２は１タイミング
デイレ−回路、５３は出力用０ＡＣ１Ｂの予め測定して
おいた理想値からの誤差を記憶するＲＯＭまたはＲＡＭ
等の記憶素子である。これは量子化器の出力で読み出さ
れ、この値が積分器への帰還ループに加算される。FIG. 1 is a block diagram showing a first embodiment of the present invention. In this figure, 51 is an adder, 52 is a 1-timing delay circuit, and 53 is a ROM or RAM that stores the error from the ideal value measured in advance for output 0AC1B.
It is a memory element such as. This is read at the output of the quantizer and this value is added to the feedback loop to the integrator.

第２図は、第１図に示した実施例の動作を示すシグナル
フローである。ここで、Ｘは入力、Ｙはアナログ出力、
Ｄは量子化器のディジタル出力、Ｐは積分器出力、Ｑは
ディジタルコンパレータの量子化雑音、Ｎは出力用ＤＡ
Ｃの理想値からの誤差で生ずる雑音である。この伝達特
性を２関数で解くと、Ｐ　＝　ＰＺ−’　＋　Ｘ　−ＤＺ−’　−ＮＺ−”　
　　　　　−（３）Ｄ＝Ｐ＋Ｑ　　　　　　　　　　　
　　　・・・（４）、Ｙ　＝　Ｄ　＋　Ｎ　　　　　　
　　　　　　　　　　・・・（５）（４）式をＰについ
て解キ（３）式に代入すると、（６）式となる。FIG. 2 is a signal flow showing the operation of the embodiment shown in FIG. Here, X is input, Y is analog output,
D is the digital output of the quantizer, P is the integrator output, Q is the quantization noise of the digital comparator, and N is the output DA
This is noise caused by an error from the ideal value of C. Solving this transfer characteristic using two functions, P = PZ-' + X -DZ-'-NZ-"
-(3)D=P+Q
...(4), Y = D + N
...(5) Substituting equation (4) into equation (3) for P, equation (6) is obtained.

Ｄ−Ｑ＝　（Ｄ−Ｑ）　＋Ｘ−［１ｚ−’−ＮＺ−’　
　・（６）よって、Ｄ　＝　Ｘ　＋　（１−Ｚ−’）　　Ｑ　−ＮＺ−’　
　　　　　　　−（７）（７）式を（５）式に代入する
と、Ｙが（８）式として求まる。D-Q= (D-Q) +X-[1z-'-NZ-'
・(6) Therefore, D = X + (1-Z-') Q -NZ-'
-(7) By substituting equation (7) into equation (5), Y is found as equation (8).

Ｙ−Ｄ＋Ｎ＝Ｘ＋（１−Ｚ−’）　　Ｑ−ＮＺ−’＋Ｎ
＝　Ｘ　＋　（１−Ｚ−’）　　Ｑ　＋　（１−Ｚ−’
）　　Ｎ　　　　・（８）（８）式かられかるように、
本発明の第１の実施例では出力用ＤＡＣの誤差に微分特
性がかかり、ノイズシェービングされ、低周波領域での
雑音Ｎの景は小さくなる。Y-D+N=X+(1-Z-') Q-NZ-'+N
= X + (1-Z-') Q + (1-Z-'
) N ・(8) As seen from equation (8),
In the first embodiment of the present invention, differential characteristics are applied to the error of the output DAC, noise shaving is performed, and the appearance of noise N in the low frequency region is reduced.

第３図は、本発明の第２の実施例を示すブロック図であ
る。本図と第１図との相違は、ＲＯＭ５３のかわりに、
へ／Ｄ変換器３０およびＤＡＣ３２を用いた点である。FIG. 3 is a block diagram showing a second embodiment of the invention. The difference between this diagram and Figure 1 is that instead of ROM53,
This is because the DAC 30 and the DAC 32 are used.

ここで、ＤＡＣ３２からは、常にアナログ・グランドレ
ベルの信号が出力されるようになっている。Here, the DAC 32 always outputs an analog ground level signal.

本実施例では、電源電圧に含まれる雑音によフて一〇へ
〇に出力される雑音を第２のＤＡＩＩ：３２で出力し、
へ／Ｄ変換器でディジタル値に変換し、積分器に帰還す
る構成となっている。In this embodiment, the noise that is output to 10 to 0 due to the noise contained in the power supply voltage is output at the second DAII:32,
The signal is converted into a digital value by a D/D converter and fed back to an integrator.

第４図は、本発明の第３の実施例を示すブロック図であ
る。本図において、ｆｌｌおよび６３は減算器、６４は
積分器、６５はディジタルコンノルレータ、６６は微分
器、６７および６９は１タイミングデイレ−回路、６８
および７１は加算器である。本実施例では、６３〜６７
の各要素により２段目のデルタ・シグマ量子化器を構成
している。また、６２は１２に対応する２段目量子化器
のディジタル出力信号であり、７０はそのディジタル出
力信号６２を微分したもの、７２は１２と７０を加算し
たもので、出力用ＤＡＣの入力信号となる。記憶素子（
ＲＯＭ）　５３からは、加算器７１の出カフ２を用い、
誤差の値が読み出される。FIG. 4 is a block diagram showing a third embodiment of the present invention. In this figure, flll and 63 are subtractors, 64 is an integrator, 65 is a digital contorrator, 66 is a differentiator, 67 and 69 are 1-timing delay circuits, and 68
and 71 are adders. In this example, 63 to 67
Each element constitutes a second-stage delta-sigma quantizer. Further, 62 is the digital output signal of the second stage quantizer corresponding to 12, 70 is the differentiated digital output signal 62, and 72 is the sum of 12 and 70, which is the input signal of the output DAC. becomes. Memory element (
ROM) 53, using the output cuff 2 of the adder 71,
The error value is read.

第５図は、第４図の動作を示すシグナルフローである。FIG. 5 is a signal flow showing the operation of FIG. 4.

本図において、Ｘは入力、Ｙはアナログ出力、Ｐｌおよ
びＰ２はそれぞれ１段目および２段目の積分器出力、Ｄ
ｌおよびＤ２はそれぞれ１段目および２９９段目量子化
器ディジタル出力、ｑ、およびｑ２はそれぞれ１段目お
よび２段目のディジタルコンパレータの量子化雑音、Ｄ
、はり、を微分したもの、Ｄ４はＤＩとＤ３を加算した
もの、Ｎは出力用ＤＡＣの誤差によって生ずる雑音であ
る。In this figure, X is the input, Y is the analog output, Pl and P2 are the outputs of the first and second stage integrators, respectively, and D
l and D2 are the digital outputs of the 1st and 299th stage quantizers, respectively, q and q2 are the quantization noises of the 1st and 2nd stage digital comparators, respectively, and D
, beam, D4 is the sum of DI and D3, and N is the noise caused by the error of the output DAC.

先に述べたと同様、このシグナルフローをＺ関数で解く
と、以下のとおりとなる。As mentioned above, when this signal flow is solved using the Z function, we get the following.

Ｐ、＝　Ｘ　＋　Ｐ、Ｚ−’−［１，Ｚ−’−ＮＺ−’
　　　　　　−（９）Ｄ１ユＰ＋＋Ｑ＋　　　　　　　
　　　　　　　・・・（ｌＯ）Ｚ”Ｐ＋−Ｄｔ　　　　
　　　　　　　　　　・・・（１１）Ｐ２＝　Ｚ　＋　
Ｐ２Ｚ−’−Ｄ２Ｚ−’−ＮＺ−’　　　　　　−（１
２）Ｄ２＝Ｐｚ＋（ｈ　　　　　　　　　　　　　・・
・（１３）（９）　、　（１０）式からり、は（１１）
式となる。P, = X + P, Z-'-[1, Z-'-NZ-'
-(9) D1 YuP++Q+
...(lO)Z"P+-Dt
...(11)P2=Z+
P2Z-'-D2Z-'-NZ-' -(1
2) D2=Pz+(h...
・(13) (9) From equation (10), is (11)
The formula becomes

ＤＩ　＝　Ｘ　＋　（１−Ｚ−’）　Ｑｉ−ＮＺ−’　
　　　　　　−（１４）（１４）　、　（１１）式から
、Ｚ　＝　Ｐ−Ｄ＋＝−Ｑｉ　　　　　　　　　　　・・
・（１５）（１２）　、　（１３）式から、Ｄ２＝　Ｚ　＋　（１−Ｚ−１）（ｈ−ＮＺ−’　　　
　　　　−（１８）（１５）　、　（１６）式から、Ｄ２＝　−Ｑｉ　＋　（１−Ｚ−’）　Ｑ２−ＮＺ−’
　　　　　　・＝　（１７）となる、よってり、は、Ｄ、冨（１−Ｚ−’）Ｄ２＝　−（１−Ｚ−’）Ｑ＋　＋　（１−Ｚ−’）”Ｑ２
　　（１−Ｚ−’）Ｚ−’Ｎ・・・（１８）である、このことから、Ｄ４＝Ｄ、＋Ｄ。DI = X + (1-Z-') Qi-NZ-'
-(14)(14) From formula (11), Z = P-D+=-Qi ・・
・From formulas (15) (12) and (13), D2=Z + (1-Z-1)(h-NZ-'
-(18) (15) From formulas (16), D2= -Qi + (1-Z-') Q2-NZ-'
・= (17) Therefore, D, depth (1-Z-')D2 = -(1-Z-')Q+ + (1-Z-')"Q2
(1-Z-')Z-'N...(18) From this, D4=D, +D.

＝　Ｘ　＋　（１−Ｚ−’）Ｑ＋−Ｚ−’Ｎ−（１−Ｚ
−’）Ｑ＋＋　（１−２−’）’Ｑｚ−（１−Ｚ−’）
Ｚ−’Ｎ＝　Ｘ　＋　（１−Ｚ−’）’Ｑ２−　（２−
Ｚ−’）Ｚ−’Ｎ　　　・・・（１９）となる。また、
ＹはＤ４＋Ｎであるから、（２０）式が得られる。= X + (1-Z-')Q+-Z-'N-(1-Z
-')Q++ (1-2-')'Qz-(1-Z-')
Z-'N= X + (1-Z-')'Q2- (2-
Z-')Z-'N (19). Also,
Since Y is D4+N, formula (20) is obtained.

Ｙ＝Ｄ４＋Ｎ＝＋Ｘ　＋　（１−Ｚ−’）　”Ｑ２＋　（１−２Ｚ−
’＋　（Ｚ−’）　’）　Ｎ−Ｘ　＋　（１−Ｚ−’）
　’Ｑ２＋　（１−Ｚ−’）　２Ｎ　　　　−（２０）
（２０）式かられかるように、本発明の第２の実施例で
は出力用ＤＡＣの誤差に２階の微分特性がかかり、ノイ
ズシェービングされ、低周波領域での雑音量は第１の実
施例よりさらに小さくなる。Y=D4+N =+X + (1-Z-') ”Q2+ (1-2Z-
'+ (Z-') ') N-X + (1-Z-')
'Q2+ (1-Z-') 2N - (20)
As can be seen from equation (20), in the second embodiment of the present invention, the error of the output DAC is subjected to second-order differential characteristics, noise shaving is performed, and the amount of noise in the low frequency region is the same as in the first embodiment. becomes even smaller.

第６図は第１図の応用例であり、２次以上のデルタ・シ
グマ量子化器に対しても本発明を実施することが可能で
ある。FIG. 6 is an application example of FIG. 1, and the present invention can also be implemented in a delta-sigma quantizer of second order or higher.

第７図は、第１２図に示した従来例において信号１２を
８ビツト、信号２２を２ビツト、サンプリング周波数を
４．５Ｍ１１２とし、出力用！１ＡＣの雑音を平とした
とぎのシミュレーション例である。このとぎ、人間の可
聴帯域であるＯ〜２０　ｋ　ｌ＋□において、Ｓ／Ｎは
１３５ｄｌｌである。FIG. 7 shows that in the conventional example shown in FIG. 12, the signal 12 is 8 bits, the signal 22 is 2 bits, and the sampling frequency is 4.5M112 for output! This is an example of a simulation in which 1AC noise is smoothed out. At this point, the S/N is 135 dll in the human audible range of 0 to 20 k l+□.

第８図は、上記の条件の下に、ディジタル入力を８ビツ
ト（フルスケール）としたときＩＬＳＩＩの大損さの疑
似乱数で出力用０＾Ｃの雑音を入れたもので、０〜２０
ｋ１１□の帯域においてＳ／Ｎは８２ｄＢシか得られて
いない。Figure 8 shows the results obtained under the above conditions, when the digital input is 8 bits (full scale), and a noise of 0^C is added for the output using a pseudorandom number with a large loss of ILSII.
In the k11□ band, an S/N of only 82 dB was obtained.

第９図は、第６図の構成を、第８図と同じ条件でシミュ
レーションしたものであり、疑似乱数により入れた雑音
は完全に補正されている。すなわち、ＴＳ７図と同一の
スペクトラムを示しており、Ｏ〜２０ｋ１１□の帯域で
Ｓ／Ｎは１３４ｄＢである。FIG. 9 is a simulation of the configuration shown in FIG. 6 under the same conditions as in FIG. 8, and the noise introduced by pseudo-random numbers has been completely corrected. That is, it shows the same spectrum as the TS7 diagram, and the S/N is 134 dB in the band from 0 to 20k11□.

この結果から明らかなように、従来技術では、出力用０
ΔＣの誤差で生ずる雑音にはノイズシェービング特性が
かからず、これが大きな雑音となっていたが、本発明を
用いることにより、出力用ＤＡＣの雑音にもノイズシェ
ービング特性をかけることができ、高精度のＤ／Ａ変換
器を得ることが可能となる。As is clear from this result, in the conventional technology, the output 0
Noise shaving characteristics were not applied to the noise caused by the error in ΔC, resulting in large noise. However, by using the present invention, noise shaving characteristics can also be applied to the noise of the output DAC, resulting in high precision. It becomes possible to obtain a D/A converter of.

例えば、前記例のようにＩＬｓＢの誤差を有する８ビツ
トＤ／八変換器で従来のノイズシェービング技術を用い
て音声帯域（０〜２０ｋｌ＋□）のＤ／Ａ変換器を構成
する場合は、８２ｄＢのＳ／Ｎ　ｌ、、か得られなかっ
たが、本発明を用いると、１３４ｄｎもの非常に高いＳ
／Ｎを得ることが可能となる。For example, when constructing a voice band (0 to 20kl+□) D/A converter using an 8-bit D/8 converter with an error of ILsB as in the above example using conventional noise shaving technology, an 82dB error is generated. However, using the present invention, a very high S/N of 134 dn could be obtained.
/N can be obtained.

［発明の効果］以上説明したように本発明を用いることにより、出力用
ＤＡＣの理想値からの誤差によって生ずる雑音にもノイ
ズシェービング特性をかけることができ、低精度の出力
用ＤＡＣを用いて高精度のＤ／Ａ変換器が実現可能とな
る。[Effects of the Invention] As explained above, by using the present invention, it is possible to apply noise shaving characteristics to the noise caused by the error from the ideal value of the output DAC, and it is possible to apply a noise shaving characteristic to the noise caused by the error from the ideal value of the output DAC. A highly accurate D/A converter can be realized.

特に、音声分野のＤ／Ａ変換器、例えばコンパクトディ
スク、ディジタルオーディオテープ用のＤ／Ａ変換器に
は非常に有効である。In particular, it is very effective for D/A converters in the audio field, such as D/A converters for compact discs and digital audio tapes.

[Brief explanation of the drawing]

第１図は本発明の一実施例を示す図であり、５１：加算
器、！ａ２：１タイミングデイレー回路。５３：誤差記憶素子。第２図は第１図のシグナルフローを示す図である。第３図は本発明の第２の実施例を示す図である。第４図は本発明の第３の実施例を示す図であり、６１．６３：減算器、　６８，７１：加算器、６４：積
分器。６５、：ディジタルコンバレータ、６６：ｉ１分器。６７．６９：　１タイミングデイレ−回路、８２：２段
目ディジタル出力、７０：微分器出力、　７２．：　１
２と７０を加算した出力。第５図は第４図のシグナルフローを示す図である。第６図は本発明の第４の実施例を示す図である。第７図は従来例（第１２図）で出力用ＤＡＣの雑音Ｎが
平のときのスペクトル図である。第８図は同一条件でＮに８ビツトのＩＬｓＢの疑似乱数
で雑音を与えたときのスペクトル図である。第９図は本発明の一実施例によるシミュレーションスペ
クトル図である。第１０図は従来のデルタ・シグマ形Ｄ／Ａ変換器を示す
図であり、１１：ディジタル入力、１２：ディジタル出力。１３：減算器、１４：積分器、１５：ディジタルコンパ
レータ、１８：１タイミングデイレ−回路。１８：出力用ＤＡＣ、１９：アナログ出力。第１１図は第１図のシグナルフローな示す図であり、Ｘ：ディジタル入力、Ｄ：ディジタル出力。Ｙ：アナログ出力、Ｑ：ｆｆｉ子化純化雑音：出力用Ｄ
ＡＣの雑音。第１２図は従来の多段量子化ノイズシェービング形Ｄ／
Ａ変換器を示す図であり、２１．２３：減算器、２４：積分器、２５：ディジタル
コンバレータ、２６：１タイミングデイレ−回路。２７：微分器、２９：加算器、２８：微分器出力。第１３図は第１２図のシグナルフローを示す図である。FIG. 1 is a diagram showing an embodiment of the present invention, 51: adder, ! a2:1 timing delay circuit. 53: Error storage element. FIG. 2 is a diagram showing the signal flow of FIG. 1. FIG. 3 is a diagram showing a second embodiment of the present invention. FIG. 4 is a diagram showing a third embodiment of the present invention, in which 61, 63: subtractor, 68, 71: adder, 64: integrator. 65: Digital converter, 66: i1 divider. 67.69: 1 timing delay circuit, 82: 2nd stage digital output, 70: Differentiator output, 72. : 1
Output of adding 2 and 70. FIG. 5 is a diagram showing the signal flow of FIG. 4. FIG. 6 is a diagram showing a fourth embodiment of the present invention. FIG. 7 is a spectrum diagram when the noise N of the output DAC is flat in the conventional example (FIG. 12). FIG. 8 is a spectrum diagram when noise is given to N by an 8-bit ILsB pseudo-random number under the same conditions. FIG. 9 is a simulation spectrum diagram according to an embodiment of the present invention. FIG. 10 is a diagram showing a conventional delta-sigma type D/A converter, in which 11: digital input, 12: digital output. 13: subtracter, 14: integrator, 15: digital comparator, 18:1 timing delay circuit. 18: Output DAC, 19: Analog output. FIG. 11 is a diagram showing the signal flow of FIG. 1, where X: digital input, D: digital output. Y: Analog output, Q: ffi conversion purification noise: D for output
AC noise. Figure 12 shows the conventional multi-stage quantization noise shaving type D/
It is a diagram showing an A converter, 21. 23: subtracter, 24: integrator, 25: digital converter, 26: 1 timing delay circuit. 27: Differentiator, 29: Adder, 28: Differentiator output. FIG. 13 is a diagram showing the signal flow of FIG. 12.

Claims

[Claims] 1) In a D/A converter that converts a digital signal into an analog signal by adding an output D/A converter to a noise shaving type quantizer, the output D/A converter outputs 1. A noise-shaving type D/A converter comprising: a circuit for converting noise into a digital value; and a circuit for feeding back the converted digital value to an integrator of a noise-shaving type quantizer. 2) The noise shaving type quantizer is a delta-type quantizer.
A sigma type quantizer is used, and a memory element in which the error of the output D/A converter is written is used as a circuit for converting the noise into a digital value. Claim 1, characterized in that the content is read out and the content is added or subtracted.
Noise shaving type D/A converter as described in 2. 3) A multistage quantization noise shaving quantizer is used as the noise shaving type quantizer, and an error value is added to a feedback section of each stage quantizer. Noise shaving type D/A converter.