JPH01102661A - 記憶装置のバンク制御方式 - Google Patents
記憶装置のバンク制御方式Info
- Publication number
- JPH01102661A JPH01102661A JP26051387A JP26051387A JPH01102661A JP H01102661 A JPH01102661 A JP H01102661A JP 26051387 A JP26051387 A JP 26051387A JP 26051387 A JP26051387 A JP 26051387A JP H01102661 A JPH01102661 A JP H01102661A
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- JP
- Japan
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- storage
- bank
- unit
- interleaving
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- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は記憶装置のバンク制御方式に係り、特に記憶部
の増設容量を最小限に押え、かつバンクインタリーブの
多重度を極力上げるのに好適な記憶装置のバンク制御方
式に関する。
の増設容量を最小限に押え、かつバンクインタリーブの
多重度を極力上げるのに好適な記憶装置のバンク制御方
式に関する。
従来、記憶装置のバンクインタリーブ数を決める場合、
該インタリーブ数はシステム構成により選択し、そのシ
ステム構成においては、バンクインタリーブ数は一定で
あった。
該インタリーブ数はシステム構成により選択し、そのシ
ステム構成においては、バンクインタリーブ数は一定で
あった。
なお、この種のバンク制御方式として関連するものには
１例えば特開昭５６−４８５３号公報が挙げられる。
１例えば特開昭５６−４８５３号公報が挙げられる。
上記従来技術では、インタリーブの多重度を上げて性能
を向上させる場合、インタリーブするバンク数が多いた
め、記憶部の増設および最小容量が大きくなる問題があ
っ−た。また、インタリーブの多重度を押えて記憶部の
増設および最小容量を小さくした場合、増設等により上
位のインタリーブが可能な記憶構成になっても、以降の
増設容量を押えるためにシステム構成の変更による上位
インタリーブへの移行ができないという問題があった。
を向上させる場合、インタリーブするバンク数が多いた
め、記憶部の増設および最小容量が大きくなる問題があ
っ−た。また、インタリーブの多重度を押えて記憶部の
増設および最小容量を小さくした場合、増設等により上
位のインタリーブが可能な記憶構成になっても、以降の
増設容量を押えるためにシステム構成の変更による上位
インタリーブへの移行ができないという問題があった。
本発明の目的は、記憶部内を複数の異なるバンク数のア
ドレス部位に分割して、各々を異なるインタリーブ数で
制御できるようにし、上位インタリーブへの移行が可能
な記憶構成の部位から順次上位へ移行させることにより
、増設および最小容量を最小限に押え、かつ、インタリ
ーブの多重度を極力上げて性能を向上させることができ
る記憶装置のバンク制御方式を提供することにある。
ドレス部位に分割して、各々を異なるインタリーブ数で
制御できるようにし、上位インタリーブへの移行が可能
な記憶構成の部位から順次上位へ移行させることにより
、増設および最小容量を最小限に押え、かつ、インタリ
ーブの多重度を極力上げて性能を向上させることができ
る記憶装置のバンク制御方式を提供することにある。
上記目的は、記憶部の最小バンク構成単位（最小増設単
位）毎に、記憶部の記憶容量に従って。
位）毎に、記憶部の記憶容量に従って。
当該記憶部位に割当てるインタリーブ数を設定および検
索できるバンク検索部を設け、これを記憶制御装置から
アクセスアドレスで検索して、当該記憶部位が構成され
ているインタリーブ数を求め、その値に従って記憶部に
対するアドレス、タイミングおよびデータ転送制御部の
制御を切替えることにより達成される。
索できるバンク検索部を設け、これを記憶制御装置から
アクセスアドレスで検索して、当該記憶部位が構成され
ているインタリーブ数を求め、その値に従って記憶部に
対するアドレス、タイミングおよびデータ転送制御部の
制御を切替えることにより達成される。
バンク検索部は最小バンク構成単位にインタリーブ情報
を持った＼め、最小バンク構成をひとつ。
を持った＼め、最小バンク構成をひとつ。
または複数でインタリーブすることを指示できる。
例えば、最小バンク構成が３組の場合、２組でインタリ
ーブする記憶部位と１組でインタリーブする記憶部位に
分割して指示できる。インタリーブ数が異なると、記憶
部に対するアドレス、タイミングおよびデータ転送制御
が異なるが、これらの制御動作をバンク検索部が゛指示
するインタリーブバンク数により切替えることにより、
記憶部内を複数の異なるバンク数の記憶部位に分割して
各々を異なるインタリーブ数で制御できる。
ーブする記憶部位と１組でインタリーブする記憶部位に
分割して指示できる。インタリーブ数が異なると、記憶
部に対するアドレス、タイミングおよびデータ転送制御
が異なるが、これらの制御動作をバンク検索部が゛指示
するインタリーブバンク数により切替えることにより、
記憶部内を複数の異なるバンク数の記憶部位に分割して
各々を異なるインタリーブ数で制御できる。
以下、本発明の一実施例について図面により詳細に説明
する。
する。
第１図は本発明の一実施例のブロック図で、１は記憶部
、２はバンク検索部、３はアドレス制御部、４はデータ
転送制御部、５はタイミング制御部である。
、２はバンク検索部、３はアドレス制御部、４はデータ
転送制御部、５はタイミング制御部である。
記憶部１は最小バンク構成単位（最小増設単位）である
記憶部位（ＣＤ）を複数組実装することができるが、本
実施例では、ＣＤ４〜ＣＤ５の最大８組実装できるもの
とし、一つの記憶部位（ＣＤ）は８バンク（８ウエイ）
１６Ｍバイトとする。また、制御できるバンクインタリ
ーブ数を８，１６および３２ウエイとし、記憶制御装置
”（ＳＩＣＵ）とのデータ転送単位を２５６バイト、各
バンクのデータ幅を８バイトする。
記憶部位（ＣＤ）を複数組実装することができるが、本
実施例では、ＣＤ４〜ＣＤ５の最大８組実装できるもの
とし、一つの記憶部位（ＣＤ）は８バンク（８ウエイ）
１６Ｍバイトとする。また、制御できるバンクインタリ
ーブ数を８，１６および３２ウエイとし、記憶制御装置
”（ＳＩＣＵ）とのデータ転送単位を２５６バイト、各
バンクのデータ幅を８バイトする。
バンク検索部２は検索情報レジスタ２１−０〜２１〜７
とセレクタ２２を有し、検索情報レジスタ２１−０〜２
１−７はそれぞれ記憶部１内の記憶部位ＣＤ０−ＣＤ７
に対応している。この検索情報レジスタ２１−０〜２１
−７には、所望記憶容量に従って記憶部１内の記憶部位
ＣＤ０−ＣＤ７毎に使用されるインタリーブ数をコード
化して予め設定しておく、第２図に記憶部１の記憶容量
とそのとき使用される記憶部位ＣＤＯ〜ＣＤ７のインタ
リーブ数（検索情報レジスタ２１−０〜２１−７に設定
されるインタリーブ数）の対応関係を示す、セレクタ２
２はメモリアクセスアドレス（ＡＤＲ）の上位３ビツト
により検索情報レジスタ２１−０〜２１−７の一つを選
択して、当該レジスタに設定されているインタリーブ数
データを出力するものである。
とセレクタ２２を有し、検索情報レジスタ２１−０〜２
１−７はそれぞれ記憶部１内の記憶部位ＣＤ０−ＣＤ７
に対応している。この検索情報レジスタ２１−０〜２１
−７には、所望記憶容量に従って記憶部１内の記憶部位
ＣＤ０−ＣＤ７毎に使用されるインタリーブ数をコード
化して予め設定しておく、第２図に記憶部１の記憶容量
とそのとき使用される記憶部位ＣＤＯ〜ＣＤ７のインタ
リーブ数（検索情報レジスタ２１−０〜２１−７に設定
されるインタリーブ数）の対応関係を示す、セレクタ２
２はメモリアクセスアドレス（ＡＤＲ）の上位３ビツト
により検索情報レジスタ２１−０〜２１−７の一つを選
択して、当該レジスタに設定されているインタリーブ数
データを出力するものである。
以下、記憶容量が１１２Ｍバイトの場合を例に第１図の
動作を説明する。この場合、記憶部１のＣＤＯＮＣＤ６
が有効となり、第２図よりＣＤ４〜ＣＤ５は３２ウエイ
で０〜６４Ｍバイトのアドレスで動作し、同様にＣＤ４
〜ＣＤ５は１６ウエイで６４〜９６Ｍバイト、ＣＤ６は
８ウエイで９６〜１１２Ｍバイトのアドレスで動作する
ことになる。従って、バンク検索部２の検索情報レジス
タ２１−０〜２１−３にはインタリーブ数（ウェイ数）
３２を、同様に検索情報レジスタ２１−４と２１−５に
はインタリーブ数１６、検索情報レジスタ２１−６には
インタリーブ数８を設定しておき、検索情報レジスタ２
１−７は不使用とする。
動作を説明する。この場合、記憶部１のＣＤＯＮＣＤ６
が有効となり、第２図よりＣＤ４〜ＣＤ５は３２ウエイ
で０〜６４Ｍバイトのアドレスで動作し、同様にＣＤ４
〜ＣＤ５は１６ウエイで６４〜９６Ｍバイト、ＣＤ６は
８ウエイで９６〜１１２Ｍバイトのアドレスで動作する
ことになる。従って、バンク検索部２の検索情報レジス
タ２１−０〜２１−３にはインタリーブ数（ウェイ数）
３２を、同様に検索情報レジスタ２１−４と２１−５に
はインタリーブ数１６、検索情報レジスタ２１−６には
インタリーブ数８を設定しておき、検索情報レジスタ２
１−７は不使用とする。
記憶制御袋［（ＳＣＵ）よりのメモリアクセスアドレス
は２４ビツト（ＡＤＲＯ〜２３）で与えられ、その上位
３ビツト（ＡＤＲＯ〜２）でバンク検索部２を検索して
、検索情報レジスタ２１−０〜２１−７の一つを選択し
くもっとも、本例ではレジスタ２１−７は選択されるこ
とがない）、当該アドレスで動作する記憶部位のインタ
リーブ数（ウェイ数）を求める。バンク検索部２で求ま
ったインタリーブ数はアドレス制御部３及びタイミング
制御部５に与えられる。
は２４ビツト（ＡＤＲＯ〜２３）で与えられ、その上位
３ビツト（ＡＤＲＯ〜２）でバンク検索部２を検索して
、検索情報レジスタ２１−０〜２１−７の一つを選択し
くもっとも、本例ではレジスタ２１−７は選択されるこ
とがない）、当該アドレスで動作する記憶部位のインタ
リーブ数（ウェイ数）を求める。バンク検索部２で求ま
ったインタリーブ数はアドレス制御部３及びタイミング
制御部５に与えられる。
アドレス制御部３は、バンク検索部２より与えられるイ
ンタリーブ数に基いて、メモリアクセスアドレスＡＤＲ
Ｏ〜２３を記憶部１の記憶構成単位選択アドレス（ＣＤ
Ａ）、記憶構成単位アドレス（ＲＡＭＡ）及びバンクア
ドレス（ＢＫＡ）に分離する。第３図にインタリーブ数
とＯＤＡ、ＲＡＭＡ、ＢＫＡのビット構成の対応を示す
、記憶構成単位選択アドレス（ＯＤＡ）は、アドレス制
御部３内で第４図に従いデコードされて記憶部位選択信
号５ＥＬＣＤＯ〜７となり、記憶部１へ送られて、記憶
部位ＣＤＯ〜ＣＤ７におけるインタリーブする記憶構成
単位を選択するのに使用される。即ち、８ウエイ・イン
タリーブの場合は１つ、１６ウエイ・インタリーブの場
合は２つ、３２ウエイ・インタリーブの場合は４つの記
憶部位が、それぞれ記憶構成単位選択アドレス（ＯＤＡ
）のビット構成により第４図の如く選択される。記憶構
成単位内アドレス（ＲＡＭＡ）も記憶部１へ送られ、選
択された記憶部位内の該当記憶領域をアクセスするのに
使用される。バンクアドレス（ＢＫＡ）は記憶部位選択
信号５ＥＬＣＤＯ〜７と共に、データの転送順序を制御
するためにデータ転送制御部４へ送られる。
ンタリーブ数に基いて、メモリアクセスアドレスＡＤＲ
Ｏ〜２３を記憶部１の記憶構成単位選択アドレス（ＣＤ
Ａ）、記憶構成単位アドレス（ＲＡＭＡ）及びバンクア
ドレス（ＢＫＡ）に分離する。第３図にインタリーブ数
とＯＤＡ、ＲＡＭＡ、ＢＫＡのビット構成の対応を示す
、記憶構成単位選択アドレス（ＯＤＡ）は、アドレス制
御部３内で第４図に従いデコードされて記憶部位選択信
号５ＥＬＣＤＯ〜７となり、記憶部１へ送られて、記憶
部位ＣＤＯ〜ＣＤ７におけるインタリーブする記憶構成
単位を選択するのに使用される。即ち、８ウエイ・イン
タリーブの場合は１つ、１６ウエイ・インタリーブの場
合は２つ、３２ウエイ・インタリーブの場合は４つの記
憶部位が、それぞれ記憶構成単位選択アドレス（ＯＤＡ
）のビット構成により第４図の如く選択される。記憶構
成単位内アドレス（ＲＡＭＡ）も記憶部１へ送られ、選
択された記憶部位内の該当記憶領域をアクセスするのに
使用される。バンクアドレス（ＢＫＡ）は記憶部位選択
信号５ＥＬＣＤＯ〜７と共に、データの転送順序を制御
するためにデータ転送制御部４へ送られる。
一方、タイミング制御部５はＳＣＵよりのリクエスト（
ＲＥＱ）とバンク検索部２から与えられるインタリーブ
数に従い、記憶部１とデータ転送制御部４への制御タイ
ミング（ＲＡＭＴ）、選択 ′タイミング（ＳＥＬＴ
）を生成する６本実施例では、ＳＣＵとのデータ転送単
位を２５６バイト、各バンク（１ウエイ）のデータ幅を
８バイトとしている。従って、タイミング制御部５では
、８ウエイ・インタリーブの場合は１回でのアクセスが
８バイト×８バンク；６４バイトであるため、記憶部２
１への制御タイミング（ＲＡＭＴ）とじては、８バンク
を４回アクセスするタイミングを生成し、８バイト×８
バンク×４回アクセス＝２５６バイトのデータ転送を行
う、同様に１６ウエイ・インタリーブの場合は、８バイ
トス１６バンク×２回アクセス、３２ウエイの場合は８
バイトス３２バンク×１回アクセスする制御タイミング
（ＲＡＭＴ）を生成する。データ転送制御部４への選択
タイミング（ＳＥＬＴ）についても同様である。
ＲＥＱ）とバンク検索部２から与えられるインタリーブ
数に従い、記憶部１とデータ転送制御部４への制御タイ
ミング（ＲＡＭＴ）、選択 ′タイミング（ＳＥＬＴ
）を生成する６本実施例では、ＳＣＵとのデータ転送単
位を２５６バイト、各バンク（１ウエイ）のデータ幅を
８バイトとしている。従って、タイミング制御部５では
、８ウエイ・インタリーブの場合は１回でのアクセスが
８バイト×８バンク；６４バイトであるため、記憶部２
１への制御タイミング（ＲＡＭＴ）とじては、８バンク
を４回アクセスするタイミングを生成し、８バイト×８
バンク×４回アクセス＝２５６バイトのデータ転送を行
う、同様に１６ウエイ・インタリーブの場合は、８バイ
トス１６バンク×２回アクセス、３２ウエイの場合は８
バイトス３２バンク×１回アクセスする制御タイミング
（ＲＡＭＴ）を生成する。データ転送制御部４への選択
タイミング（ＳＥＬＴ）についても同様である。
データ転送制御部４はアドレス制御部３からの５ＥＬＣ
ＤＯ〜７とＢＫＡ信号、およびタイミング制御部５から
の選択タイミング（ＳＥＬＴ）により、アクセスされた
記憶構成単位とＳＣＵ間の ・データ転送パスおよび転
送順序を制御する。
ＤＯ〜７とＢＫＡ信号、およびタイミング制御部５から
の選択タイミング（ＳＥＬＴ）により、アクセスされた
記憶構成単位とＳＣＵ間の ・データ転送パスおよび転
送順序を制御する。
以上、記憶容量が１１２Ｍバイトの場合について説明し
たが、それ以外の場合も、インタリーブの構成とアドレ
ッシングが異なるのみで、動作は全く同じである。
たが、それ以外の場合も、インタリーブの構成とアドレ
ッシングが異なるのみで、動作は全く同じである。
また１本実施例においては、記憶容量とインタリーブの
構成は第２Ｉ！４に示す組合せとしたが、これに限定さ
れることなく他の組合せも可能である。
構成は第２Ｉ！４に示す組合せとしたが、これに限定さ
れることなく他の組合せも可能である。
−例として、１２８Ｍバイトをすべて８ウエイで動作さ
せることも可能である。
せることも可能である。
以上の説明から明らかな如く１本発明によれば。
上位インタリーブ構成が可能な部位から分割して順次上
位インタリーブに移行できるため、記憶増設単位を最小
バンク構成単位にしても、記憶容量の増加に伴ないイン
タリーブの多重度を上げることが可能で、極めて細かい
記憶増設単位を設定でき、かつスループットの高い記憶
容量を提供できる効果がある。
位インタリーブに移行できるため、記憶増設単位を最小
バンク構成単位にしても、記憶容量の増加に伴ないイン
タリーブの多重度を上げることが可能で、極めて細かい
記憶増設単位を設定でき、かつスループットの高い記憶
容量を提供できる効果がある。
図面１巌り舊明
４、図面 明
第１図は本発明の一実施例のブロック図、第２図は記憶
容量とインタリーブ構成の対応例を示す図、第３図はイ
ンタリーブ数と記憶部の物理アドレスの対応例を示す図
、第４図はインタリーブ数と記憶構成単位選択アドレス
の対応例を示す図である。
容量とインタリーブ構成の対応例を示す図、第３図はイ
ンタリーブ数と記憶部の物理アドレスの対応例を示す図
、第４図はインタリーブ数と記憶構成単位選択アドレス
の対応例を示す図である。
１・・・記憶部、 ２・・・バンク検索部、２１−Ｏ〜
２１−７・・・検索情報レジスタ、ＣＤ０−ＣＤ７・・
・記憶構成単位、 ３・・・アドレス制御部、 ４・・・データ転送制御部
。
２１−７・・・検索情報レジスタ、ＣＤ０−ＣＤ７・・
・記憶構成単位、 ３・・・アドレス制御部、 ４・・・データ転送制御部
。
５・・・タイミング制御部。
第 １ 図
５ＣＩＪへ ＳＣＵより
Claims (1)
- （１）複数のバンクを具備する記憶装置において、最小
バンク構成単位毎に、記憶容量に従って当該記憶部位に
割当てるインタリーブ数を設定しておき、メモリアクセ
スアドレスにより当該記憶部位を構成するバンクインタ
リーブ数を求める手段と、前記求めたバンクインタリー
ブ数に従いバンクのインタリーブ制御を切替える手段と
を設け、記憶装置内を複数の異なるバンクインタリーブ
数の記憶部位に分割してインタリーブ制御することを特
徴とする記憶装置のバンク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051387A JPH01102661A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置のバンク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051387A JPH01102661A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置のバンク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102661A true JPH01102661A (ja) | 1989-04-20 |
Family
ID=17349008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051387A Pending JPH01102661A (ja) | 1987-10-15 | 1987-10-15 | 記憶装置のバンク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253236A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | アクセス制御方式 |
| JPH07508611A (ja) * | 1993-04-30 | 1995-09-21 | パッカード・ベル・エヌイーシー・インコーポレーテッド | 統一された環境と分散されたシステム機能とを有する対称的マルチプロセシング・システム |
-
1987
- 1987-10-15 JP JP26051387A patent/JPH01102661A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253236A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | アクセス制御方式 |
| JPH07508611A (ja) * | 1993-04-30 | 1995-09-21 | パッカード・ベル・エヌイーシー・インコーポレーテッド | 統一された環境と分散されたシステム機能とを有する対称的マルチプロセシング・システム |
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