JP7634237B2 - 開閉装置用回路、開閉システム、及び開閉装置用処理方法 - Google Patents

Description

本開示は、開閉装置用回路、開閉システム、及び開閉装置用処理方法に関し、より詳細には、電界効果トランジスタを含む開閉装置に用いられる開閉装置用回路、その開閉装置用回路を備える開閉システム、及び、開閉装置に用いられる処理方法に関する。

特許文献１には、主電流が正常な電流値範囲であるにもかかわらず、過電流が流れていると誤判定されることを防止できる電力用半導体装置が開示されている。

特許文献１に開示された電力用半導体装置は、ゲート抵抗と、ゲート電圧判定部と、センス電流判定部と、過電流判定部と、を備える。センス電流判定部は、一方の端子がパワーデバイスのセンス端子に接続され、他方の端子が接地されたセンス抵抗を有する。

特開２００６－３２３９３号公報

特許文献１に開示された電力用半導体装置では、パワーデバイスのオン状態のとき（導通時）にセンス抵抗において電力損失が発生する。

開閉装置の過電流の検知等に用いられる開閉装置用回路では、開閉装置の電力損失を抑制しつつ処理を行うことが望まれる場合がある。

本開示の目的は、開閉装置の電力損失を抑制することが可能な開閉装置用回路、開閉システム、及び開閉装置用処理方法を提供することにある。

本開示に係る一態様の開閉装置用回路は、開閉装置に用いられる。開閉装置は、第１経路と、第２経路と、を備える。第１経路は、第１電界効果トランジスタと、第１インダクタと、を含む。第１電界効果トランジスタは、ゲート及びソースを有する。第１インダクタは、第１電界効果トランジスタのソースに接続されている。第２経路は、第２電界効果トランジスタと、第２インダクタと、を含む。第２電界効果トランジスタは、ゲート及びソースを有する。第２インダクタは、第２電界効果トランジスタのソースに接続されている。第１経路と第２経路とは電源に対して並列接続される。第１電界効果トランジスタの導通時の最大電流である第１最大電流が第２電界効果トランジスタの導通時の最大電流である第２最大電流よりも小さい。開閉装置用回路は、第１インダクタの両端間の電圧と第２インダクタの両端間の電圧との電圧差に応じて特定の動作を実行する処理部を備える。

本開示に係る他の一態様の開閉システムは、上述の開閉装置用回路と、開閉装置と、を備える。

本開示に係る他の一態様の処理方法は、開閉装置に用いられる。開閉装置は、第１経路と、第２経路と、を備える。第１経路は、第１電界効果トランジスタと、第１インダクタと、を含む。第１電界効果トランジスタは、ゲート及びソースを有する。第１インダクタは、第１電界効果トランジスタのソースに接続されている。第２経路は、第２電界効果トランジスタと、第２インダクタと、を含む。第２電界効果トランジスタは、ゲート及びソースを有する。第２インダクタは、第２電界効果トランジスタのソースに接続されている。第１経路と第２経路とは電源に対して並列接続される。第１電界効果トランジスタの導通時の最大電流である第１最大電流が第２電界効果トランジスタの導通時の最大電流である第２最大電流よりも小さい。処理方法は、第１インダクタの両端間の電圧と第２インダクタの両端間の電圧との電圧差に応じて特定の動作を実行する。

本開示の開閉装置用回路、開閉システム、及び開閉装置用処理方法は、開閉装置の電力損失を抑制することが可能となる。

図１は、実施形態１に係る開閉装置用回路を備える開閉システムの回路図である。 図２は、同上の開閉装置用回路を適用する開閉装置の動作説明図である。 図３Ａは、同上の開閉装置用回路を備える開閉システムの通常時の動作説明図である。 図３Ｂは、同上の開閉装置用回路を備える開閉システムの起動時の動作説明図である。 図４は、同上の開閉装置用回路における判定回路の一例を示す回路図である。 図５は、同上の開閉装置用回路における判定回路の別の例を示す回路図である。 図６は、実施形態１の変形例に係る開閉装置用回路を備える開閉システムの動作説明図である。 図７は、実施形態１の変形例に係る開閉装置用回路を備える開閉システムの動作説明図である。 図８は、実施形態２に係る開閉装置用回路を備える開閉システムの回路図である。 図９は、同上の開閉装置用回路を備える開閉システムの動作説明図である。 図１０は、実施形態３に係る開閉装置用回路を備える開閉システムの回路図である。 図１１は、実施形態４に係る開閉装置用回路を備える開閉システムの回路図である。 図１２は、ＪＦＥＴ及びＭＯＳＦＥＴのゲート電圧－ゲート電流特性図である。 図１３は、実施形態５に係る開閉装置用回路を備える開閉システムの回路図である。 図１４は、実施形態６に係る開閉装置用回路を備える開閉システムの回路図である。 図１５は、実施形態７に係る開閉装置用回路を備える開閉システムの回路図である。 図１６は、同上の開閉装置用回路を備える開閉システムの動作説明図である。 図１７は、実施形態８に係る開閉装置用回路を備える開閉システムの回路図である。 図１８は、実施形態９に係る開閉装置用回路を備える開閉システムの回路図である。 図１９は、同上の開閉装置用回路を備える開閉システムの動作説明図である。 図２０は、実施形態１０に係る開閉装置用回路を備える開閉システムにおける要部回路図である。 図２１は、実施形態１０の変形例に係る開閉装置用回路を備える開閉システムの回路図である。 図２２は、実施形態１１に係る開閉装置用回路を備える開閉システムの回路図である。 図２３は、実施形態１２に係る開閉装置用回路を備える開閉システムの回路図である。 図２４は、実施形態１３に係る開閉装置用回路を備える開閉システムの回路図である。

（実施形態１）
以下では、実施形態１に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図１～図５に基づいて説明する。

（１）概要
本開示の実施形態１に係る開閉装置用回路２０を備える開閉システム３０の回路図を、図１に示す。開閉装置用回路２０は、開閉装置１０に用いられる。開閉システム３０では、開閉装置１０には、例えば、電源Ｖｄｃが接続される。電源Ｖｄｃは、直流電源である。電源Ｖｄｃと開閉装置１０との間には、例えば、負荷Ｌｏａが接続される。この場合、開閉装置１０には、負荷Ｌｏａと電源Ｖｄｃとの直列回路を含む負荷回路が接続される。なお、負荷Ｌｏａは、例えば抵抗素子や発光ダイオード（Light Emitting Diode、ＬＥＤ）のような素子の場合もあれば、整合回路のような回路の場合もあし、計算機やディスプレイといった装置の場合もあり得る。開閉装置１０では、第１電界効果トランジスタ（第１ＦＥＴ、ＦＥＴ：Field Effect Transistor）Ｑ１を含む第１経路１１と第２電界効果トランジスタ（第２ＦＥＴ）Ｑ２を含む第２経路１２とが並列接続されている。第１経路１１は、第１電界効果トランジスタＱ１に直列に接続されている第１インダクタＬ１を更に含む。第２経路１２は、第２電界効果トランジスタＱ２に直列に接続されている第２インダクタＬ２を更に含む。

開閉装置用回路２０は、例えば、開閉装置１０に接続されている負荷回路の短絡等の異常発生により開閉装置１０に過電流が流れたときに特定の動作を実行する。特定の動作は、例えば、過電流を検知する動作を含む。過電流を検知する動作では、例えば、開閉装置１０に過電流が流れているか否かを判定する。過電流は、開閉装置１０に流れる主電流の定格電流を超える大きさの電流であり、例えば、短絡電流である。特定の動作は、開閉装置１０を制御する動作を含んでもよい。

（２）開閉システムの各構成要素
（２．１）開閉装置
開閉装置１０は、第１経路１１と、第２経路１２と、を備える。第１経路１１は、第１電界効果トランジスタＱ１と、第１インダクタＬ１と、を含む。第１電界効果トランジスタＱ１は、ゲート１Ｇ及びソース１Ｓを有する。また、第１電界効果トランジスタＱ１は、ドレイン１Ｄを有する。第１インダクタＬ１は、第１電界効果トランジスタＱ１のソース１Ｓに接続されている。第２経路１２は、第２電界効果トランジスタＱ２と、第２インダクタＬ２と、を含む。第２電界効果トランジスタＱ２は、ゲート２Ｇ及びソース２Ｓを有する。また、第２電界効果トランジスタＱ２は、ドレイン２Ｄを有する。第２インダクタＬ２は、第２電界効果トランジスタＱ２のソース２Ｓに接続されている。第１経路１１と第２経路１２とは電源Ｖｄｃに対して並列接続される。開閉装置１０では、第１電界効果トランジスタＱ１のドレイン１Ｄと第２電界効果トランジスタＱ２のドレイン２Ｄとが接続されている。また、開閉装置１０では、第１電界効果トランジスタＱ１のソース１Ｓに接続された第１インダクタＬ１と第２電界効果トランジスタＱ２のソース２Ｓに接続された第２インダクタＬ２とが接続されている。

開閉装置用回路２０を適用する開閉装置１０の動作について、図２を用いて説明する。図２は、開閉装置用回路２０を適用する開閉装置１０の動作説明図である。

第１電界効果トランジスタＱ１の導通時の最大電流である第１最大電流ＩｍＱ１（図２の電圧－電流特性参照）が第２電界効果トランジスタＱ２の導通時の最大電流である第２最大電流ＩｍＱ２（図２の電圧－電流特性参照）よりも小さい。図２の電圧－電流特性は、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２のドレイン電圧－ドレイン電流特性である。図２は、第１電界効果トランジスタＱ１のオン抵抗と第２電界効果トランジスタＱ２のオン抵抗とが同じ値であり、かつ、第１インダクタＬ１のインダクタンスと第２インダクタＬ２のインダクタンスとが同じ値である場合の模式的な電圧－電流特性図である。図２において、Ｉ０は、通常時において第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２に流れる電流の大きさを示している。図２に示した例では、第１電界効果トランジスタＱ１の導通時のゲート電圧Ｖｇｏｎ１は、第２電界効果トランジスタＱ２の導通時のゲート電圧Ｖｇｏｎ２よりも小さい。図２におけるＶｐ１は、第１電界効果トランジスタＱ１のピンチオフ電圧である。また、図２におけるＶｐ２は、第２電界効果トランジスタＱ２のピンチオフ電圧である。第１最大電流ＩｍＱ１は、第１電界効果トランジスタＱ１のゲート１Ｇに第１ゲート電圧ＶｇＱ１として閾値電圧よりも大きなゲート電圧Ｖｇｏｎ１を与えられている状態での第１電界効果トランジスタＱ１の飽和電流である。ゲート電圧Ｖｇｏｎ１は、第１電界効果トランジスタＱ１の導通時のゲート電圧である。第２最大電流ＩｍＱ２は、第２電界効果トランジスタＱ２のゲート２Ｇに第２ゲート電圧ＶｇＱ２として閾値電圧よりも大きなゲート電圧Ｖｇｏｎ２を与えられている状態での第２電界効果トランジスタＱ２の飽和電流である。ゲート電圧Ｖｇｏｎ２は、第２電界効果トランジスタＱ２の導通時のゲート電圧である。第１最大電流ＩｍＱ１は、第１電界効果トランジスタＱ１の主電流（ドレイン電流）の定格電流よりも大きい。第２最大電流ＩｍＱ２は、第２電界効果トランジスタＱ２の主電流（ドレイン電流）の定格電流よりも大きい。図２の例では、Ｉ０は、１０Ａであり、第１最大電流ＩｍＱ１は、２０Ａであり、第２最大電流ＩｍＱ２は、８０Ａであるが、これらの数値に限定されない。

第１電界効果トランジスタＱ１のドレイン１Ｄ－ソース１Ｓ間電圧をＶｄｓ１とし、第１インダクタＬ１の両端間の電圧をＶＬ１とし、第２電界効果トランジスタＱ２のドレイン２Ｄ－ソース２Ｓ間電圧をＶｄｓ２とし、第２インダクタＬ２の両端間の電圧をＶＬ２とすると、Ｖｄｓ１＋ＶＬ１＝Ｖｄｓ２＋ＶＬ２である。また、Ｖｄｓ１≦Ｖｐ１では、ＶＬ１＝ＶＬ２なので、Ｖｄｓ１＝Ｖｄｓ２である。

第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々は、例えば、接合型電界効果トランジスタ（Junction Field Effect Transistor、ＪＦＥＴ）である。ＪＦＥＴは、少なくともＪＦＥＴチップを含んでいるが、ＪＦＥＴチップを収容しているパッケージを更に含んでいてもよい。第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々を構成するＪＦＥＴは、例えば、ＧａＮ系ＧＩＴ（Gate Injection Transistor）である。第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々は、ＪＦＥＴに限らず、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であってもよい。ＭＯＳＦＥＴは、少なくともＭＯＳＦＥＴチップを含んでいるが、ＭＯＳＦＥＴチップを収容しているパッケージを更に含んでいてもよい。また、開閉装置１０では、第１電界効果トランジスタＱ１と第２電界効果トランジスタＱ２とが１チップの半導体チップに含まれていてもよい。

ＪＦＥＴチップは、例えば、基板と、バッファ層と、第１の窒化物半導体層と、第２の窒化物半導体層と、ソース電極と、ゲート電極と、ドレイン電極と、ｐ型層と、を備える。バッファ層は、基板上に形成されている。第１の窒化物半導体層は、バッファ層上に形成されている。第２の窒化物半導体層は、第１の窒化物半導体層上に形成されている。ソース電極、ゲート電極及びドレイン電極は、第２の窒化物半導体層上に形成されている。ｐ型層は、ゲート電極と第２の窒化物半導体層との間に介在している。ＪＦＥＴでは、第２の窒化物半導体層とｐ型層とでダイオードを構成する。ＪＦＥＴにおけるゲートは、ゲート電極と、ｐ型層と、を含む。ＪＦＥＴにおけるソースは、ソース電極を含む。ＪＦＥＴにおけるドレインは、ドレイン電極を含む。基板は、例えば、シリコン基板である。バッファ層は、例えば、アンドープのＧａＮ層である。第１の窒化物半導体層は、例えば、アンドープのＧａＮ層である。第２の窒化物半導体層は、例えば、アンドープのＡｌＧａＮ層である。ｐ型層は、例えば、ｐ型ＡｌＧａＮ層である。バッファ層、第１の窒化物半導体層及び第２の窒化物半導体層の各々には、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）等による成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。

（２．２）開閉装置用回路
開閉装置用回路２０は、処理部２６を備える。処理部２６は、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差ΔＶ（＝ＶＬ２－ＶＬ１）に応じて特定の動作を実行する。また、開閉装置用回路２０は、第１電界効果トランジスタＱ１を駆動する第１駆動回路２１と、第２電界効果トランジスタＱ２を駆動する第２駆動回路２２と、を更に備える。

処理部２６は、第１経路１１に流れる第１電流Ｉ１及び第２経路１２に流れる第２電流Ｉ２が、第１最大電流（ＩｍＱ１）未満の電流値から第１最大電流（ＩｍＱ１）以上となることをトリガとして作動する。特定の動作は、電圧差ΔＶに所定の変化があった場合に開閉装置１０に過電流が流れていると判定する動作を含む。

開閉装置用回路２０を備える開閉システム３０の動作を、図３Ａおよび図３Ｂを用いて説明する。すなわち、図３Ａおよび図３Ｂは、開閉装置用回路２０を備える開閉システム３０の動作を説明する図である。図３Ａに示すグラフは、異常が発生する前後の開閉システム３０の動作時における第１電流Ｉ１、第２電流Ｉ２および電圧差ΔＶの大きさを表すグラフである。また、図３Ｂに示すグラフは、開閉システム３０における起動時の第１電流Ｉ１、第２電流Ｉ２および電圧差ΔＶの大きさを表すグラフである。

開閉システム３０では、通常時においては、第１電流Ｉ１及び第２電流Ｉ２の大きさは、図３Ａおよび図３Ｂに示すように、両方ともＩ０である。なお、「通常時」とは、図３において動作時では時点ｔ１までの時間であり、起動時では時点ｔ１２以降の時間を指す。開閉システム３０において、動作時のある時点ｔ１にて短絡故障等の異常が発生したとする。そのとき、第１電流Ｉ１及び第２電流Ｉ２は、Ｉ０から増加しはじめる。開閉システム３０では、時点ｔ１よりも後の時点ｔ２において第１電流Ｉ１が第１最大電流ＩｍＱ１に達する。その後、第１電流Ｉ１は第１最大電流ＩｍＱ１で飽和する。一方、第２電流Ｉ２は時点ｔ２以降において時点ｔ１～ｔ２間よりも大きな電流変化率（ｄｉ／ｄｔ）で増加する。第１インダクタＬ１の両端間の電圧ＶＬ１は、第１電流Ｉ１の変化に応じて発生する。また、第２インダクタＬ２の両端間の電圧ＶＬ２は、第２電流Ｉ２の変化に応じて発生する。したがって、電圧差ΔＶ（＝ＶＬ２－ＶＬ１）は、時点ｔ２において変化する。電圧ＶＬ１が発生すると、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１が変化する。また、電圧ＶＬ２が発生すると、第２電界効果トランジスタＱ２のソース２Ｓの電位ＶｓＱ２が変化する。

開閉システム３０の起動時において、時点ｔ１１にて開閉システム３０が起動し、第１電流Ｉ１及び第２電流Ｉ２の電流がＩ０となる時点をｔ１２とする。そのとき、第１電流Ｉ１及び第２電流Ｉ２は、図３Ｂに実線で示すように時点ｔ１１における０Ａから、時点ｔ１２における電流Ｉ０に変化する。このときにも、第１インダクタＬ１の両端に電圧ＶＬ１が発生し、かつ、第２インダクタＬ２の両端に電圧ＶＬ２が発生する。しかしながら、電圧ＶＬ１と電圧ＶＬ２とは同じ値であり、電圧差ΔＶは、実線で示すように変化しない。開閉システム３０では、開閉装置１０をターンオンさせるときも、起動時と同様、電圧差ΔＶは変化しない。

処理部２６は、例えば、判定回路２６１と、制御回路２６２と、を更に備える。図４は、開閉装置用回路２０における判定回路２６１の一例を示す回路図である。判定回路２６１は、例えば、図４に示すように、コンパレータＣＰ０を含む。コンパレータＣＰ０は、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１（第１インダクタＬ１の両端間の電圧ＶＬ１）と（第２電界効果トランジスタＱ２のソース２Ｓの電位ＶｓＱ２（第２インダクタＬ２の両端間の電圧ＶＬ２）とを比較する。コンパレータＣＰ０では、電圧ＶＬ２が電圧ＶＬ１と同じ値から電圧ＶＬ１よりも大きな値に変化したときに出力信号が第１電圧レベル（ローレベル）から第２電圧レベル（ハイレベル）に変化する。したがって、判定回路２６１は、過電流の発生の有無を検知でき、かつ、誤検知を抑制することが可能となる。

制御回路２６２は、例えば、判定回路２６１の判定結果に基づいて第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２を制御する。ここにおいて、制御回路２６２は、第１駆動回路２１を制御することで第１電界効果トランジスタＱ１を制御する。例えば、制御回路２６２は、第１駆動回路２１の第１ゲート用電源２１１から第１電界効果トランジスタＱ１へ与えていた第１ゲート電圧ＶｇＱ１を０Ｖにする。また、制御回路２６２は、第２駆動回路２２を制御することで第２電界効果トランジスタＱ２を制御する。例えば、制御回路２６２は、第２駆動回路２２の第２ゲート用電源２２１から第２電界効果トランジスタＱ２へ与えていた第２ゲート電圧ＶｇＱ２を０Ｖにする。

第１駆動回路２１は、第１電界効果トランジスタＱ１のゲート１Ｇに接続される第１ゲート用電源２１１を含み、第１電界効果トランジスタＱ１を駆動する。第１ゲート用電源２１１は、第１直流電源と、第１ドライバＩＣ（Integrated Circuit）と、を含む。第１ドライバＩＣは、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータであり、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの逆直列回路を含む。この逆直列回路は、第１直流電源の高電位側の出力端と低電位側の出力端との間に接続されている。この逆直列回路では、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのドレイン同士が接続されている。また、ｐチャネルＭＯＳＦＥＴのソースが第１直流電源の高電位側の出力端に接続されている。さらに、ｎチャネルＭＯＳＦＥＴのソースが第１直流電源の低電位側の出力端に接続されている。

第２駆動回路２２は、第２電界効果トランジスタＱ２のゲート２Ｇに接続される第２ゲート用電源２２１を含み、第２電界効果トランジスタＱ２を駆動する。第２ゲート用電源２２１は、例えば、第２直流電源と、第２ドライバＩＣと、を含む。第２ドライバＩＣは、例えば、ＣＭＯＳインバータであり、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの逆直列回路を含む。この逆直列回路は、第２直流電源の高電位側の出力端と低電位側の出力端との間に接続されている。この逆直列回路では、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのドレイン同士が接続されている。また、ｐチャネルＭＯＳＦＥＴのソースが第２直流電源の高電位側の出力端に接続されている。さらに、ｎチャネルＭＯＳＦＥＴのソースが第２直流電源の低電位側の出力端に接続されている。

開閉装置用回路２０では、第１ゲート用電源２１１の負極が、第１電界効果トランジスタＱ１のソース１Ｓに接続される。ここにおいて、実施形態１に係る開閉装置用回路２０では、第１ゲート用電源２１１の負極が、第１インダクタＬ１を介して、第１電界効果トランジスタＱ１のソース１Ｓに接続される。また、開閉装置用回路２０では、第２ゲート用電源２２１の負極が、第２電界効果トランジスタＱ２のソース２Ｓに接続される。ここにおいて、実施形態１に係る開閉装置用回路２０では、第２ゲート用電源２２１の負極が、第２インダクタＬ２を介して、第２電界効果トランジスタＱ２のソース２Ｓに接続される。

判定回路２６１は、図４の例に限らず、図５に示す別の例のように、第１コンパレータＣＰ１及び第２コンパレータＣＰ２を含む構成であってもよい。すなわち、図５は、開閉装置用回路２０における判定回路２６１の別の例を示す回路図である。この場合、判定回路２６１では、第１コンパレータＣＰ１は、第１インダクタＬ１の両端間の電圧ＶＬ１（第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１）と参照電圧源Ｖｒｅｆの参照電圧とを比較する。第１コンパレータＣＰ１では、電圧ＶＬ１が参照電圧未満の値から参照電圧よりも大きな値になると、出力信号が第１電圧レベル（ローレベル）から第２電圧レベル（ハイレベル）に変化する。また、判定回路２６１では、第２コンパレータＣＰ２は、第２インダクタＬ２の両端間の電圧ＶＬ２（第２電界効果トランジスタＱ２のソース２Ｓの電位ＶｓＱ２）と参照電圧源Ｖｒｅｆの参照電圧とを比較する。第２コンパレータＣＰ２では、電圧ＶＬ２が参照電圧未満の値から参照電圧よりも大きな値になると、出力信号が第１電圧レベル（ローレベル）から第２電圧レベル（ハイレベル）に変化する。したがって、判定回路２６１では、参照電圧を適宜設定することにより、開閉装置１０に過電流が発生した場合のみ、第１コンパレータＣＰ１の出力信号がローレベルとなり、かつ、第２コンパレータＣＰ２の出力信号がハイレベルとなるようにすることが可能となる。

制御回路２６２は、判定回路２６１の判定結果に基づいて第１駆動回路２１及び第２駆動回路２２を制御する。制御回路２６２（制御部）の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御回路２６２（制御部）の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１または複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。

（３）利点
実施形態１に係る開閉装置用回路２０では、処理部２６が、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差ΔＶに応じて特定の動作を実行するので、開閉装置１０での電力損失を抑制することが可能となる。ここにおいて、実施形態１に係る開閉装置用回路２０では、例えば、特定の動作が過電流検知である場合に、誤検知を抑制することが可能となる。開閉装置１０では、第１電界効果トランジスタＱ１のソース１Ｓに過電流検知用のシャント抵抗を接続することなく、かつ、第２電界効果トランジスタＱ２のソース２Ｓに過電流検知用のシャント抵抗を接続することなく、過電流を検知することができ、電力損失を抑制することができる。

また、実施形態１に係る開閉システム３０は、開閉装置用回路２０と、開閉装置１０と、を備えるので、開閉装置１０での電力損失を抑制することが可能となる。

（４）その他
実施形態１では、以下の処理方法を開示している。

処理方法は、開閉装置１０に用いられる。開閉装置１０は、第１経路１１と、第２経路１２と、を備える。第１経路１１は、第１電界効果トランジスタＱ１と、第１インダクタＬ１と、を含む。第１電界効果トランジスタＱ１は、ゲート１Ｇ及びソース１Ｓを有する。第１インダクタＬ１は、第１電界効果トランジスタＱ１のソース１Ｓに接続されている。第２経路１２は、第２電界効果トランジスタＱ２と、第２インダクタＬ２と、を含む。第２電界効果トランジスタＱ２は、ゲート２Ｇ及びソース２Ｓを有する。第２インダクタＬ２は、第２電界効果トランジスタＱ２のソース２Ｓに接続されている。第１経路１１と第２経路１２とは電源Ｖｄｃに対して並列接続される。第１電界効果トランジスタＱ１の第１最大電流ＩｍＱ１が第２電界効果トランジスタＱ２の第２最大電流ＩｍＱ２よりも小さい。処理方法は、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差ΔＶに応じて特定の動作を実行する。この処理方法によれば、開閉装置１０での電力損失を抑制することが可能となる。

（５）変形例
実施形態１の変形例に係る開閉装置用回路２０を備える開閉システム３０の動作について図６及び図７に基づいて説明する。

変形例に係る開閉装置用回路２０及び開閉システム３０の回路構成は実施形態１に係る開閉装置用回路２０及び開閉システム３０と同様なので図示及び説明を省略する。

変形例に係る開閉システム３０は、第１電界効果トランジスタＱ１に接続されている第１インダクタＬ１のインダクタンス値が第２電界効果トランジスタＱ２に接続されている第２インダクタＬ２のインダクタンス値よりも小さい点で、実施形態１に係る開閉システム３０と相違する。

図６は、本変形例に係る、開閉装置用回路２０を備える開閉システム３０の動作を説明する図である。変形例に係る開閉システム３０において、図６に示すように、通常動作しているときにある時点ｔ１で異常が発生したとする。そのとき、第１電界効果トランジスタＱ１のドレイン１Ｄ－ソース１Ｓ間電圧Ｖｄｓ１が増加するとともに第２電界効果トランジスタＱ２のドレイン２Ｄ－ソース２Ｓ間電圧Ｖｄｓ２が増加する。また、第１電流Ｉ１及び第２電流Ｉ２それぞれが通常時の電流Ｉ０から増加するように変化する。なお、「通常時」とは、図６において時点ｔ１までの時間である。このとき、変形例に係る開閉システム３０では、第１電流Ｉ１の電流変化率と、第２電流Ｉ２の電流変化率とが互いに異なる。より詳細には、第１インダクタＬ１と第２インダクタＬ２のうち相対的にインダクタンス値の小さな第１インダクタに流れる電流Ｉ１の電流変化率が、第２インダクタＬ２に流れる電流Ｉ２の電流変化率よりも大きくなる。したがって、第１電界効果トランジスタＱ１に流れる電流Ｉ１のほうが第２電界効果トランジスタＱ２に流れる電流Ｉ２よりも先に第１電界効果トランジスタＱ１の第１最大電流ＩｍＱ１に達する。変形例に係る開閉システム３０では、時点ｔ１から時点ｔ２における第１電流Ｉ１の電流変化率が第２電流Ｉ２の電流変化率よりも大きく、時点ｔ１から時点ｔ２までの期間は、ΔＶが負の値になる。

図７は、本変形例に係る、開閉装置用回路２０を備える開閉システム３０の、起動時における動作を説明する図である。変形例に係る開閉システム３０では、起動時には、第１電流Ｉ１が図７において一点鎖線で示すように変化する一方で、第２電流Ｉ２が図７において破線で示すように変化する。起動時には、時点ｔ１１から時点ｔ１２における第１電流Ｉ１の電流変化率が第２電流Ｉ２の電流変化率よりも大きく、時点ｔ１１から時点ｔ１２までの期間は、ΔＶが負の値になる。また、時点ｔ１１から時点ｔ１２までの期間において、第１電流Ｉ１が一時的に通常時（安定状態）の電流Ｉ０よりも大きくなることがある。このため、時点ｔ１２から、第１電流Ｉ１と第２電流Ｉ２とが同じ値になる時点ｔ１３までの期間は、ΔＶが正の値となり得る。したがって、変形例に係る開閉装置用回路２０の処理部２６については、予め決めてある一定時間以上の時間にわたってΔＶが閾値電圧Ｖｒを超えている場合に過電流が発生していると判定するように構成すればよい。この場合、例えば、処理部２６が、ΔＶと閾値電圧Ｖｒとを比較するコンパレータと、コンパレータの出力電圧の電圧レベルが一定時間以上続いた場合に過電流が発生していると判定する回路と、を含んでいればよい。ここにおいて一定時間は、時点ｔ１２から時点ｔ１３までの期間よりも長くなるように予め決められている。

（実施形態２）
以下、実施形態２に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図８及び９に基づいて説明する。図８は、実施形態２に係る開閉装置用回路２０を備える開閉システム３０の回路図である。また、図９は、実施形態２に係る開閉装置用回路２０を備える開閉システム３０の動作を説明する図である。実施形態２に係る開閉装置用回路２０及び開閉システム３０の回路構成は実施形態１に係る開閉装置用回路２０及び開閉システム３０と同様なので説明を省略する。なお、図８では、開閉装置１０の両端間に接続される負荷回路の寄生インダクタンスＬ１００を図示してある。

実施形態２に係る開閉装置用回路２０が適用される開閉装置１０では、第１電界効果トランジスタＱ１のオン抵抗と第２電界効果トランジスタＱ２のオン抵抗とが互いに異なる。

開閉装置１０では、第１電界効果トランジスタＱ１のサイズと第２電界効果トランジスタＱ２のサイズとを互いに異ならせることで、第１電界効果トランジスタＱ１のオン抵抗と第２電界効果トランジスタＱ２のオン抵抗とを互いに異ならせてある。開閉システム３０では、例えば、第１ゲート電圧ＶｇＱ１と第２ゲート電圧ＶｇＱ２とが同じ値であり、第１電界効果トランジスタＱ１のオン抵抗が第２電界効果トランジスタＱ２のオン抵抗の２倍の値である。

実施形態２に係る開閉システム３０では、図９に示すように、時点ｔ１で異常が発生する前の通常状態において、第１電流Ｉ１及び第２電流Ｉ２のそれぞれが略一定であるが、第１電流Ｉ１が第２電流Ｉ２よりも小さい。時点ｔ１の後、時点ｔ２で第１電流Ｉ１が第１最大電流ＩｍＱ１に達するとすると、時点ｔ１から時点ｔ２の期間においてもΔＶが発生し、時点ｔ２の後もΔＶが発生する。ここにおいて、時点ｔ１から時点ｔ２までの期間に発生するΔＶは、説明の便宜上、ΔＶ１（図９参照）とし、第１インダクタＬ１のインダクタンスをＬ１とし、第２インダクタＬ２のインダクタンスをＬ２とすると、ΔＶ１＝Ｌ２・ｄＩ２／ｄｔ－Ｌ１・ｄＩ１／ｄｔとなる。また、時点ｔ２以降は、説明の便宜上、ΔＶをΔＶ２（図９参照）とすると、ΔＶ２＝Ｌ２・ｄＩ２／ｄｔとなる。また、ターンオン時に発生するΔＶは、ΔＶ１と同じ式で決まる値である。

したがって、過電流検知のために、処理部２６の判定回路２６１において、ΔＶと閾値Ｖｔ（図９参照）とを比較するコンパレータを採用する場合、ΔＶ１＜Ｖｔ＜ΔＶ２の条件を満たすように閾値Ｖｔを予め決めてあればよい。

実施形態２に係る開閉装置用回路２０では、実施形態１に係る開閉装置用回路２０と同様、電力損失を抑制することが可能となる。実施形態２に係る開閉装置１０において第１電界効果トランジスタＱ１のオン抵抗と第２電界効果トランジスタＱ２のオン抵抗とを互いに異ならせてもよいというメリットがある。実施形態２に係る開閉システム３０では、第１ゲート電圧ＶｇＱ１と第２ゲート電圧ＶｇＱ２とを互いに異ならせることなく、第１電界効果トランジスタＱ１の第１最大電流ＩｍＱ１と第２電界効果トランジスタＱ２の第２最大電流ＩｍＱ２とを互いに異ならせることが可能となる。

（実施形態３）
以下、実施形態３に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図１０に基づいて説明する。図１０は、実施形態３に係る開閉装置用回路２０を備える開閉システム３０の回路図である。実施形態３に係る開閉装置用回路２０及び開閉システム３０に関し、実施形態１に係る開閉装置用回路２０及び開閉システム３０それぞれと同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態１に係る開閉装置用回路２０は、図１に示すように、第１駆動回路２１の第１ゲート用電源２１１の負極と第２駆動回路２２の第２ゲート用電源２２１の負極とが接続されている。これに対して、実施形態３に係る開閉装置用回路２０は、第１駆動回路２１と第２駆動回路２２とが互いに独立している点で、実施形態１に係る開閉装置用回路２０と相違する。

実施形態３に係る開閉装置用回路２０では、第１ゲート用電源２１１の負極が第１インダクタＬ１を介さずに第１電界効果トランジスタＱ１のソース１Ｓに接続され、第２ゲート用電源２２１の負極が第２インダクタＬ２を介さずに第２電界効果トランジスタＱ２のソース２Ｓに接続されている。これにより、実施形態３に係る開閉装置用回路２０では、第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１がソース１Ｓの電位ＶｓＱ１を基準として与えられ、第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２がソース２Ｓの電位ＶｓＱ２を基準として与えられる。これにより、開閉装置用回路２０では、第１ゲート電圧ＶｇＱ１が第１インダクタＬ１の電圧ＶＬ１の影響を受けにくくなり、第２ゲート電圧ＶｇＱ２が第２インダクタＬ２の電圧ＶＬ２の影響を受けにくくなる。よって、開閉装置用回路２０を備える開閉システム３０は、実施形態１に係る開閉システム３０と比べて一層安定した動作を期待できる。

（実施形態４）
以下、実施形態４に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図１１及び図１２に基づいて説明する。図１１は、実施形態４に係る開閉装置用回路２０を備える開閉システム３０の回路図である。図１２は、ＪＦＥＴ及びＭＯＳＦＥＴのゲート電圧－ゲート電流特性図である。実施形態４に係る開閉装置用回路２０及び開閉システム３０に関し、実施形態１に係る開閉装置用回路２０及び開閉システム３０それぞれと同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態４に係る開閉装置用回路２０を備える開閉システム３０では、開閉装置１０における第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々がＪＦＥＴ（例えば、実施形態１で説明したＧａＮ系ＧＩＴ）である。ここにおいて、ＪＦＥＴは、例えば、実施形態１で説明したＧａＮ系ＧＩＴであり、図１２に一点鎖線で示すような、ゲート電圧Ｖｇ－ゲート電流Ｉｇ特性を有する。図１２には、比較のために、ＭＯＳＦＥＴのゲート電圧Ｖｇ－ゲート電流Ｉｇ特性を破線で示してある。

実施形態４に係る開閉装置用回路２０は、ゲート用電源２５と、第１ゲート抵抗ＲｇＱ１と、第２ゲート抵抗ＲｇＱ２と、を更に備える。第１ゲート抵抗ＲｇＱ１は、ゲート用電源２５と第１電界効果トランジスタＱ１のゲート１Ｇとの間に接続される。第２ゲート抵抗ＲｇＱ２は、ゲート用電源２５と第２電界効果トランジスタＱ２のゲート２Ｇとの間に接続される。開閉装置用回路２０では、第１ゲート抵抗ＲｇＱ１の抵抗値が第２ゲート抵抗ＲｇＱ２の抵抗値よりも大きい。これにより、開閉装置用回路２０では、第１電界効果トランジスタＱ１のゲート１Ｇに流れる第１ゲート電流が、第２電界効果トランジスタＱ２のゲート２Ｇに流れる第２ゲート電流よりも小さくなる。したがって、開閉装置用回路２０では、第１電界効果トランジスタＱ１のオン時の第１ゲート電圧ＶｇＱ１が、第２電界効果トランジスタＱ２のオン時の第２ゲート電圧ＶｇＱ２よりも小さくなる。

実施形態４に係る開閉装置用回路２０では、実施形態１に係る開閉装置用回路２０等のように第１ゲート用電源２１１及び第２ゲート用電源２２１を備える場合と比べて、低コスト化を図ることが可能となる。

（実施形態５）
以下、実施形態５に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図１３に基づいて説明する。図１３は、実施形態５に係る開閉装置用回路２０を備える開閉システム３０の回路図である。実施形態５に係る開閉装置用回路２０及び開閉システム３０に関し、実施形態１に係る開閉装置用回路２０及び開閉システム３０それぞれと同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態５に係る開閉装置用回路２０では、第１駆動回路２１の基準電位と第２駆動回路２２の基準電位とを、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１と共通の電位にしている。より詳細には、開閉装置用回路２０では、第１駆動回路２１における第１ゲート用電源２１１の負極と第２駆動回路２２における第２ゲート用電源２２１の負極とが第１電界効果トランジスタＱ１のソース１Ｓに、第１インダクタＬ１及び第２インダクタＬ２のいずれも介さずに接続される。第１電界効果トランジスタＱ１の最大電流ＩｍＱ１は、第２電界効果トランジスタＱ２の最大電流ＩｍＱ２よりも小さい。

実施形態５に係る開閉装置用回路２０では、第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１が第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２よりも小さい。

開閉装置用回路２０では、第１電流Ｉ１の電流変化率ｄＩ１／ｄｔが第２電流Ｉ２の電流変化率ｄＩ２／ｄｔよりも小さくなると、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１と第２電界効果トランジスタＱ２のソース２Ｓの電位ＶｓＱ２との差が大きくなっていく（ソース１Ｓの電位ＶｓＱ１＜ソース２Ｓの電位ＶｓＱ２）。これにより、第２電界効果トランジスタＱ２のゲート２Ｇ－ソース２Ｓ間電圧が小さくなっていき、第２電界効果トランジスタＱ２に与えられる第２ゲート電圧ＶｇＱ２が小さくなり、第２電界効果トランジスタＱ２に流れる第２電流Ｉ２が小さくなるので、過電流を抑制できる。

実施形態５に係る開閉装置用回路２０では、第１駆動回路２１における第１ゲート用電源２１１の負極と第２駆動回路２２における第２ゲート用電源２２１の負極とは、第１電界効果トランジスタＱ１のソース１Ｓに、第１インダクタＬ１及び第２インダクタＬ２のいずれも介さずに接続される。処理部２６は、インダクタに発生する起電圧を判定する判定回路２６１および第１電界効果トランジスタＱ１および第２電界効果トランジスタＱ２を制御する制御回路２６２を有する。これにより、実施形態５に係る開閉装置用回路２０では、第２電界効果トランジスタＱ２に過電流が流れるのを抑制することが可能となる。

（実施形態６）
以下、実施形態６に係る開閉装置用回路２０及びそれを備える開閉システム３０について、図１４に基づいて説明する。図１４は、実施形態６に係る開閉装置用回路２０を備える開閉システム３０の回路図である。実施形態６に係る開閉装置用回路２０及び開閉システム３０に関し、図１１に基づいて説明した実施形態４に係る開閉装置用回路２０及び開閉システム３０それぞれと同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態６に係る開閉装置用回路２０では、ゲート用電源２５の基準電位を、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１と共通の電位にしている。より詳細には、開閉装置用回路２０では、ゲート用電源２５の負極が第１電界効果トランジスタＱ１のソース１Ｓに、第１インダクタＬ１及び第２インダクタＬ２のいずれも介さずに接続される。第１電界効果トランジスタＱ１の最大電流ＩｍＱ１は、第２電界効果トランジスタＱ２の最大電流ＩｍＱ２よりも小さい。

実施形態６に係る開閉装置用回路２０では、第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１が第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２よりも小さい。

開閉装置用回路２０では、第１電流Ｉ１の電流変化率ｄＩ１／ｄｔが第２電流Ｉ２の電流変化率ｄＩ２／ｄｔよりも小さくなると、第１電界効果トランジスタＱ１のソース１Ｓの電位ＶｓＱ１と第２電界効果トランジスタＱ２のソース２Ｓの電位ＶｓＱ２との差が大きくなっていく（ソース１Ｓの電位ＶｓＱ１＜ソース２Ｓの電位ＶｓＱ２）。これにより、第２電界効果トランジスタＱ２のゲート２Ｇ－ソース２Ｓ間電圧が小さくなっていき、第２電界効果トランジスタＱ２に与えられる第２ゲート電圧ＶｇＱ２が小さくなり、第２電界効果トランジスタＱ２に流れる第２電流Ｉ２が小さくなるので、過電流を抑制できる。

実施形態６に係る開閉装置用回路２０では、ゲート用電源２５の負極が第１電界効果トランジスタＱ１のソース１Ｓに、第１インダクタＬ１及び第２インダクタＬ２のいずれも介さずに接続される。処理部２６は、インダクタに発生する起電圧を判定する判定回路２６１および第１電界効果トランジスタＱ１および第２電界効果トランジスタＱ２を制御する制御回路２６２を有する。これにより、実施形態６に係る開閉装置用回路２０では、第２電界効果トランジスタＱ２に過電流が流れるのを抑制することが可能となる。

（実施形態７）
以下、実施形態７に係る開閉装置用回路２０を備える開閉システム３０について図１５及び図１６に基づいて説明する。図１５は、実施形態７に係る開閉装置用回路２０を備える開閉システム３０の回路図である。図１６は、実施形態７に係る開閉装置用回路２０を備える開閉システム３０の動作を説明する図である。

実施形態７に係る開閉装置用回路２０及び開閉システム３０において、実施形態１に係る開閉装置用回路２０及び開閉システム３０と同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態７に係る開閉装置用回路２０は、開閉装置用回路２０を適用する開閉装置１０が、第１経路１１及び第２経路１２に加えて、第３経路１３及び第４経路１４を更に備える点で、実施形態１に係る開閉装置用回路２０と相違する。第３経路１３及び第４経路１４は、第１経路１１及び第２経路１２と並列に接続されている。

第３経路１３は、第３電界効果トランジスタＱ３と、第３電界効果トランジスタＱ３に直列接続されている第３インダクタＬ３と、を含む。第３電界効果トランジスタＱ３は、ゲート３Ｇとソース３Ｓとドレイン３Ｄとを有する。第３電界効果トランジスタＱ３のソース３Ｓは、第３インダクタＬ３に接続されている。第３電界効果トランジスタＱ３のゲート３Ｇには、例えば、第３駆動回路（図示せず）から第３ゲート電圧ＶｇＱ３が与えられる。第３電界効果トランジスタＱ３のドレイン３Ｄは、第１電界効果トランジスタＱ１のドレイン１Ｄ及び第２電界効果トランジスタＱ２のドレイン２Ｄと接続されている。

第４経路１４は、第４電界効果トランジスタＱ４と、第４電界効果トランジスタＱ４に直列接続されている第４インダクタＬ４と、を含む。第４電界効果トランジスタＱ４は、ゲート４Ｇとソース４Ｓとドレイン４Ｄとを有する。第４電界効果トランジスタＱ４のソース４Ｓは、第４インダクタＬ４に接続されている。第４電界効果トランジスタＱ４のゲート４Ｇには、例えば、第４駆動回路（図示せず）から第４ゲート電圧ＶｇＱ４が与えられる。第４電界効果トランジスタＱ４のドレイン４Ｄは、第１電界効果トランジスタＱ１のドレイン１Ｄ、第２電界効果トランジスタＱ２のドレイン２Ｄ及び第３電界効果トランジスタＱ３のドレイン３Ｄと接続されている。

また、実施形態７に係る開閉装置用回路２０は、共通インダクタＬ１０を更に備える。共通インダクタＬ１０は、第１インダクタＬ１と第２インダクタＬ２とが共通接続されている。ここにおいて、共通インダクタＬ１０には、第１インダクタＬ１及び第２インダクタＬ２に加えて第３インダクタＬ３及び第４インダクタＬ４も共通接続されている。要するに、共通インダクタＬ１０には、３つ以上のインダクタ（ここでは、第１インダクタＬ１～第４インダクタＬ４）が共通接続されている。

処理部２６の特定の動作は、共通インダクタＬ１０の両端間の電圧ＶＬ１０と第１インダクタＬ１の両端間の電圧ＶＬ１との電圧差ΔＶを閾値Ｖｔと比較することによって過電流検知を行う動作である。以下では、共通インダクタＬ１０に流れる電流をトータル電流Ｉ１０として説明する。

実施形態７に係る開閉システム３０では、図１６に示すように、時点ｔ１で異常が発生する前の通常状態において、第１電流Ｉ１及びトータル電流Ｉ１０のそれぞれが略一定であるが、第１電流Ｉ１がトータル電流Ｉ１０よりも小さい。時点ｔ１の後、時点ｔ２で第１電流Ｉ１が第１最大電流ＩｍＱ１に達するとすると、時点ｔ１から時点ｔ２までの期間においてもΔＶが発生し、時点ｔ２の後もΔＶが発生する。ここにおいて、時点ｔ１から時点ｔ２までの期間に発生するΔＶは、説明の便宜上、ΔＶ１（図１６参照）とし、第１インダクタＬ１のインダクタンスをＬ１とし、共通インダクタＬ１０のインダクタンスをＬ１０とすると、ΔＶ１＝Ｌ１０・ｄＩ１０／ｄｔ－Ｌ１・ｄＩ１／ｄｔとなる。また、時点ｔ２以降は、説明の便宜上、ΔＶをΔＶ２（図１６参照）とすると、ΔＶ２＝Ｌ１０・ｄＩ１０／ｄｔとなる。また、ターンオン時に発生するΔＶは、ΔＶ１と同じ式で決まる値である。

したがって、過電流検知のために、処理部２６の判定回路２６１において、ΔＶと閾値Ｖｔ（図１６参照）とを比較するコンパレータを採用する場合、ΔＶ１＜Ｖｔ＜ΔＶ２の条件を満たすように閾値Ｖｔを予め決めてあればよい。

実施形態７に係る開閉装置用回路２０では、実施形態１に係る開閉装置用回路２０と同様、電力損失を抑制することが可能となる。

実施形態７に係る開閉装置用回路２０では、処理部２６の特定の動作が、共通インダクタＬ０の両端間の電圧ＶＬ１０と第１インダクタＬ１の両端間の電圧ＶＬ１との電圧差を閾値Ｖｔと比較することによって過電流検知を行う動作である。これにより、開閉装置用回路２０は、共通インダクタＬ１０の両端間の電圧ＶＬ１０の絶対値が第２インダクタＬ２の両端間の電圧ＶＬ２の絶対値よりも大きいので、過電流検知の誤検知を抑制することが可能となる。

（実施形態８）
以下、実施形態８に係る開閉装置用回路２０を備える開閉システム３０について図１７に基づいて説明する。図１７は、実施形態８に係る開閉装置用回路２０を備える開閉システム３０の回路図である。

実施形態８に係る開閉装置用回路２０及び開閉システム３０において、実施形態１に係る開閉装置用回路２０及び開閉システム３０と同様の構成要素には同一の符合を付して説明を適宜省略する。

第１経路１１は、第３電界効果トランジスタＱ３と、第３インダクタＬ３と、を更に備える。第３電界効果トランジスタＱ３は、ゲート３Ｇ及びソース３Ｓを有し、第１電界効果トランジスタＱ１に逆直列に接続されている。また、第３電界効果トランジスタＱ３は、ドレイン３Ｄを有する。第３インダクタＬ３は、第３電界効果トランジスタＱ３のソース３Ｓに接続されている。

第２経路１２は、第４電界効果トランジスタＱ４と、第４インダクタＬ４と、を更に備える。第４電界効果トランジスタＱ４は、ゲート４Ｇ及びソース４Ｓを有し、第２電界効果トランジスタＱ２に逆直列に接続されている。第４電界効果トランジスタＱ４は、ドレイン４Ｄを有する。第４インダクタＬ４は、第４電界効果トランジスタＱ４のソース４Ｓに接続されている。

開閉装置用回路２０は、ゲート用電源２５１と、第１ゲート抵抗ＲｇＱ１と、第２ゲート抵抗ＲｇＱ２と、を更に備える。第１ゲート抵抗ＲｇＱ１は、ゲート用電源２５１と第１電界効果トランジスタＱ１のゲート１Ｇとの間に接続される。第２ゲート抵抗ＲｇＱ２は、ゲート用電源２５１と第２電界効果トランジスタＱ２のゲート２Ｇとの間に接続される。第１ゲート抵抗ＲｇＱ１の抵抗値が第２ゲート抵抗ＲｇＱ２の抵抗値よりも大きい。開閉装置用回路２０では、ゲート用電源２５１の負極が、第１電界効果トランジスタＱ１のソース１Ｓに接続される。第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１は、第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２よりも小さい。

また、開閉装置用回路２０は、ゲート用電源２５２と、第３ゲート抵抗ＲｇＱ３と、第４ゲート抵抗ＲｇＱ４と、を更に備える。第３ゲート抵抗ＲｇＱ３は、ゲート用電源２５２と第３電界効果トランジスタＱ３のゲート３Ｇとの間に接続される。第４ゲート抵抗ＲｇＱ４は、ゲート用電源２５２と第４電界効果トランジスタＱ４のゲート４Ｇとの間に接続される。第３ゲート抵抗ＲｇＱ３の抵抗値が第４ゲート抵抗ＲｇＱ４の抵抗値よりも大きい。開閉装置用回路２０では、ゲート用電源２５２の負極が、第３電界効果トランジスタＱ３のソース３Ｓに接続される。第３電界効果トランジスタＱ３の第３ゲート電圧ＶｇＱ３は、第４電界効果トランジスタＱ４の第４ゲート電圧ＶｇＱ４よりも小さい。

実施形態８に係る開閉システム３０における開閉装置１０は、第１電界効果トランジスタＱ１と第３電界効果トランジスタＱ３とで第１双方向スイッチを構成している。また、開閉装置１０は、第２電界効果トランジスタＱ２と第４電界効果トランジスタＱ４とで第２双方向スイッチを構成している。

また、実施形態８に係る開閉システム３０では、開閉装置１０に接続される電源Ｖａｃは、交流電源である。

以下では、説明の便宜上、第１双方向スイッチに関し、第１電界効果トランジスタＱ１のゲート１Ｇとソース１Ｓとの間に第１閾値電圧以上の電圧が印加されていない状態を、ゲート１Ｇがオフ状態ともいう。また、ゲート１Ｇとソース１Ｓとの間にゲート１Ｇを高電位側として第１閾値電圧以上の電圧が印加されている状態を、ゲート１Ｇがオン状態ともいう。

また、第２電界効果トランジスタＱ２のゲート２Ｇとソース２Ｓとの間に第２閾値電圧以上の電圧が印加されていない状態を、ゲート２Ｇがオフ状態ともいう。また、ゲート２Ｇとソース２Ｓとの間にゲート２Ｇを高電位側として第２閾値電圧以上の電圧が印加されている状態を、ゲート２Ｇがオン状態ともいう。

また、第３電界効果トランジスタＱ３のゲート３Ｇとソース３Ｓとの間に第３閾値電圧以上の電圧が印加されていない状態を、ゲート３Ｇがオフ状態ともいう。また、ゲート３Ｇとソース３Ｓとの間にゲート３Ｇを高電位側として第３閾値電圧以上の電圧が印加されている状態を、ゲート３Ｇがオン状態ともいう。

また、第４電界効果トランジスタＱ４のゲート４Ｇとソース４Ｓとの間に第４閾値電圧以上の電圧が印加されていない状態を、ゲート４Ｇがオフ状態ともいう。また、ゲート４Ｇとソース４Ｓとの間にゲート４Ｇを高電位側として第４閾値電圧以上の電圧が印加されている状態を、ゲート４Ｇがオン状態ともいう。

第１双方向スイッチは、ゲート１Ｇ及びゲート３Ｇそれぞれに与えられる第１ゲート電圧ＶｇＱ１及び第３ゲート電圧ＶｇＱ３の組み合わせに応じて、双方向オン状態と、双方向オフ状態と、第１のダイオード状態と、第２のダイオード状態と、を切替可能である。双方向オン状態は、双方向（第１方向及び第１方向とは反対の第２方向）の電流を通過させる状態である。双方向オフ状態は、双方向の電流を阻止する状態である。第１のダイオード状態は、第１方向の電流を通過させる状態である。第２のダイオード状態は、第２方向の電流を通過させる状態である。

第１双方向スイッチでは、ゲート１Ｇがオン状態で、かつゲート３Ｇがオン状態である場合に双方向オン状態となる。第１双方向スイッチでは、ゲート１Ｇがオフ状態で、かつゲート３Ｇがオフ状態である場合に双方向オフ状態となる。第１双方向スイッチでは、ゲート１Ｇがオフ状態で、かつゲート３Ｇがオン状態である場合に第１のダイオード状態となる。第１双方向スイッチでは、ゲート１Ｇがオン状態で、かつゲート３Ｇがオフ状態である場合に第２のダイオード状態となる。

第２双方向スイッチは、ゲート２Ｇ及びゲート４Ｇそれぞれに与えられる第２ゲート電圧ＶｇＱ２及び第４ゲート電圧ＶｇＱ４の組み合わせに応じて、双方向オン状態と、双方向オフ状態と、第１のダイオード状態と、第２のダイオード状態と、を切替可能である。双方向オン状態は、双方向（第１方向及び第１方向とは反対の第２方向）の電流を通過させる状態である。双方向オフ状態は、双方向の電流を阻止する状態である。第１のダイオード状態は、第１方向の電流を通過させる状態である。第２のダイオード状態は、第２方向の電流を通過させる状態である。

第２双方向スイッチでは、ゲート２Ｇがオン状態で、かつゲート４Ｇがオン状態である場合に双方向オン状態となる。第２双方向スイッチでは、ゲート２Ｇがオフ状態で、かつゲート４Ｇがオフ状態である場合に双方向オフ状態となる。第２双方向スイッチでは、ゲート２Ｇがオフ状態で、かつゲート４Ｇがオン状態である場合に第１のダイオード状態となる。第２双方向スイッチでは、ゲート２Ｇがオン状態で、かつゲート４Ｇがオフ状態である場合に第２のダイオード状態となる。

処理部２６は、第１の特定の動作と、第２の特定の動作と、を実行する。第１の特定の動作は、実施形態１で説明した特定の動作と同様、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差ΔＶに応じて行われる動作である。第２の特定の動作は、第３インダクタＬ３の両端間の電圧ＶＬ３と第４インダクタＬ４の両端間の電圧ＶＬ４との電圧差に応じて行われる動作であり、第１の特定の動作と同様の動作である。

処理部２６は、第１判定回路２６１１と、第２判定回路２６１２と、第３判定回路２６１３と、制御回路２６２と、を有する。

第１判定回路２６１１は、例えば、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差ΔＶ（＝ＶＬ２－ＶＬ１）を、閾値と比較するコンパレータを含み、電圧差ΔＶが閾値よりも大きくなると、コンパレータの出力信号が第１電圧レベル（ローレベル）から第２電圧レベル（ハイレベル）に変化する。出力信号の第１電圧レベルを論理値０とし、第２電圧レベルを論理値１とする。

第２判定回路２６１２は、例えば、第３インダクタＬ３の両端間の電圧ＶＬ３と第４インダクタＬ４の両端間の電圧ＶＬ４との電圧差ΔＶ（＝ＶＬ４－ＶＬ３）を、閾値と比較するコンパレータを含み、電圧差ΔＶが閾値よりも大きくなると、コンパレータの出力信号が第１電圧レベル（ローレベル）から第２電圧レベル（ハイレベル）に変化する。出力信号の第１電圧レベルを論理値０とし、第２電圧レベルを論理値１とする。

第３判定回路２６１３は、第１判定回路２６１１の判定結果と第２判定回路２６１２の判定結果とに基づいて下記表１のように、過電流の向きを判定する。なお、下記表１のＳ１は、第４電界効果トランジスタＱ４のソース４Ｓであり、Ｓ２は、第２電界効果トランジスタＱ２のソース２Ｓである。また、図１７のＶｓ２Ｑ１は、第１電界効果トランジスタＱ１のソース１Ｓの電位であり、Ｖｓ２Ｑ２は、第２電界効果トランジスタＱ２のソース２Ｓの電位であり、Ｖｓ１Ｑ３は、第３電界効果トランジスタＱ３のソース３Ｓの電位であり、Ｖｓ１Ｑ４は、第４電界効果トランジスタＱ４のソース４Ｓの電位である。

第３判定回路２６１３では、表１のように、第１判定回路２６１１の判定結果の論理値と第２判定回路２６１２の判定結果の論理値とが同じ場合に異常なしと判定し、第１判定回路２６１１の判定結果の論理値と第２判定回路２６１２の判定結果の論理値とが互いに異なる場合にその組み合わせに応じて過電流がＳ１からＳ２に向かって流れている（Ｓ１→Ｓ２）か、Ｓ２からＳ１に向かって流れている（Ｓ２→Ｓ１）かを判定する。

制御回路２６２は、第３判定回路２６１３の判定結果に基づいて第２電界効果トランジスタＱ２及び第４電界効果トランジスタＱ４を制御する。

制御回路２６２は、過電流の向きをＳ１→Ｓ２と判定した場合には、第２電界効果トランジスタＱ２のゲート２Ｇと第１電界効果トランジスタＱ１のゲート１Ｇとをオフさせた後で第４電界効果トランジスタＱ４のゲート４Ｇと第３電界効果トランジスタＱ３のゲート３Ｇとをオフさせる。これにより、開閉装置用回路２０は、第２電界効果トランジスタＱ２及び第４電界効果トランジスタＱ４の発熱を抑制することが可能となる。

制御回路２６２は、過電流の向きをＳ２→Ｓ１と判定した場合には、第４電界効果トランジスタＱ４のゲート４Ｇと第３電界効果トランジスタＱ３のゲート３Ｇとをオフさせた後で第２電界効果トランジスタＱ２のゲート２Ｇと第１電界効果トランジスタＱ１のゲート１Ｇとをオフさせる。これにより、開閉装置用回路２０は、第２電界効果トランジスタＱ２及び第４電界効果トランジスタＱ４の発熱を抑制することが可能となる。

（実施形態９）
以下、実施形態９に係る開閉装置用回路２０を備える開閉システム３０について図１８及び図１９に基づいて説明する。図１８は、実施形態９に係る開閉装置用回路２０を備える開閉システム３０の回路図である。図１９は、実施形態９に係る開閉装置用回路２０を備える開閉システム３０の動作を説明する図である。

実施形態９に係る開閉装置用回路２０及び開閉システム３０において、実施形態１に係る開閉装置用回路２０及び開閉システム３０と同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態９に係る開閉装置用回路２０は、第１クランプ回路ＣＣ１と、第２クランプ回路ＣＣ２と、を更に備える点で、実施形態１に係る開閉装置用回路２０と相違する。

第１クランプ回路ＣＣ１は、第１インダクタＬ１に並列接続され第１インダクタＬ１の両端間の電圧ＶＬ１をクランプする。第１クランプ回路ＣＣ１は、ダイオードＤ１で構成されているが、これに限らず、例えば、ツェナダイオードで構成されていてもよい。

第２クランプ回路ＣＣ２は、第２インダクタＬ２に並列接続され第２インダクタＬ２の両端間の電圧ＶＬ２をクランプする。第２クランプ回路ＣＣ２は、ダイオードＤ２で構成されているが、これに限らず、例えば、ツェナダイオードで構成されていてもよい。

実施形態９に係る開閉装置用回路２０では、異常発生時に、図１９に示すように、電圧差ΔＶ（＝ＶｓＱ２－ＶｓＱ１）を、実線で示したレベルの電圧よりも電圧レベルの小さな破線で示した電圧にクランプすることができる。

実施形態９に係る開閉装置用回路２０は、第１電界効果トランジスタＱ１のソース電流（第１電流Ｉ１）が飽和する前の状態において第１インダクタＬ１のインダクタンスのばらつき等による電圧ＶＬ１のばらつきを抑制することが可能となる。

また、実施形態９に係る開閉装置用回路２０では、第１クランプ回路ＣＣ１及び第２クランプ回路ＣＣ２を備えることにより、判定回路２６１においてコンパレータを利用する場合等にコンパレータの入力が大きくなりすぎるのを抑制することが可能となる。また、実施形態９に係る開閉装置用回路２０では、第２電界効果トランジスタＱ２がオフされるのを抑制することが可能となる。

（実施形態１０）
以下、実施形態１０に係る開閉装置用回路２０を備える開閉システム３０について図２０に基づいて説明する。図２０は、実施形態１０に係る開閉装置用回路２０を備える開閉システム３０における要部回路図である。

実施形態１０に係る開閉装置用回路２０及び開閉システム３０の基本構成は実施形態１に係る開閉装置用回路２０及び開閉システム３０それぞれと同様なので、回路図の一部の図示を省略してある。なお、実施形態１に係る開閉装置用回路２０及び開閉システム３０それぞれと同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態１０に係る開閉装置用回路２０は、クランプ回路ＣＣ３を更に備える点で、実施形態１に係る開閉装置用回路２０と相違する。

クランプ回路ＣＣ３は、第１インダクタＬ１の両端間の電圧ＶＬ１と第２インダクタＬ２の両端間の電圧ＶＬ２との電圧差をクランプする。ここにおいて、クランプ回路ＣＣ３は、第２電界効果トランジスタＱ２のソース２Ｓと第１電界効果トランジスタＱ１のソース１Ｓとの間に接続されている、インダクタＬ２１とダイオードＤ２１との直列回路を含む。ダイオードＤ２１のアノードは、インダクタＬ２１を介して第２電界効果トランジスタＱ２のソース２Ｓと第２インダクタＬ２との接続点に接続されている。ダイオードＤ２１のカソードは、第１電界効果トランジスタＱ１のソース１Ｓと第１インダクタＬ１との接続点に接続されている。クランプ回路ＣＣ３は、ダイオードＤ２１の順電圧をＶｆとすると、ダイオードＤ２１のアノードの電位を、ＶｓＱ１＋Ｖｆとすることができる。実施形態１０に係る開閉装置用回路２０では、ＶｓＱ１＋Ｖｆと、基準電位との電位差に基づいて所定の動作を実行する。

実施形態１０に係る開閉装置用回路２０では、クランプ回路ＣＣ３を備えることにより、判定回路２６１においてコンパレータを利用する場合等にコンパレータの入力が大きくなりすぎるのを抑制することが可能となる。

（実施形態１０の変形例）
以下では、実施形態１０の変形例に係る開閉装置用回路２０を備える開閉システム３０について図２１に基づいて説明する。図２１は、実施形態１０の変形例に係る開閉装置用回路２０を備える開閉システム３０の回路図である。

実施形態１０の変形例に係る開閉装置用回路２０及び開閉システム３０において、実施形態１０に係る開閉装置用回路２０及び開閉システム３０と同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態１０の変形例に係る開閉装置用回路２０を適用する開閉装置１０は、第１経路１１及び第２経路１２に加えて、第３経路１３及び第４経路１４を更に備える点で、実施形態１０に係る開閉装置用回路２０と相違する。第３経路１３及び第４経路１４は、第１経路１１及び第２経路１２と並列に接続されている。

第３経路１３は、第３電界効果トランジスタＱ３と、第３電界効果トランジスタＱ３に直列接続されている第３インダクタＬ３と、を含む。第３電界効果トランジスタＱ３は、ゲート３Ｇとソース３Ｓとドレイン３Ｄとを有する。第３電界効果トランジスタＱ３のソース３Ｓは、第３インダクタＬ３に接続されている。第３電界効果トランジスタＱ３のゲート３Ｇには、例えば、第３駆動回路（図示せず）から第３ゲート電圧ＶｇＱ３が与えられる。

第４経路１４は、第４電界効果トランジスタＱ４と、第４電界効果トランジスタＱ４に直列接続されている第４インダクタＬ４と、を含む。第４電界効果トランジスタＱ４は、ゲート４Ｇとソース４Ｓとドレイン４Ｄとを有する。第４電界効果トランジスタＱ４のソース４Ｓは、第４インダクタＬ４に接続されている。第４電界効果トランジスタＱ４のゲート４Ｇには、例えば、第４駆動回路（図示せず）から第４ゲート電圧ＶｇＱ４が与えられる。

また、実施形態１０の変形例に係る開閉装置用回路２０は、第３電界効果トランジスタＱ３のソース３Ｓと第３インダクタＬ３との接続点がインダクタＬ３１を介してダイオードＤ２１のアノードに接続されている。また、第４電界効果トランジスタＱ４のソース４Ｓと第４インダクタＬ４との接続点がインダクタＬ４１を介してダイオードＤ２１のアノードに接続されている。実施形態１０の変形例に係る開閉装置用回路２０は、第１インダクタＬ１～第４インダクタＬ４それぞれに流れる電流のばらつきを抑制でき、動作の安定化を期待できる。

（実施形態１１）
以下、実施形態１１に係る開閉装置用回路２０を備える開閉システム３０について図２２に基づいて説明する。図２２は、実施形態１１に係る開閉装置用回路２０を備える開閉システム３０の回路図である。

実施形態１１に係る開閉装置用回路２０及び開閉システム３０において、実施形態６に係る開閉装置用回路２０及び開閉システム３０（図１４参照）と同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態１１に係る開閉装置用回路２０は、ゲート用電源２５と、第１抵抗分圧回路ＲＶ１と、第２抵抗分圧回路ＲＶ２と、を更に備える。第１抵抗分圧回路ＲＶ１は、ゲート用電源２５の正極と第１電界効果トランジスタＱ１のソース１Ｓとの間に接続される。第１抵抗分圧回路ＲＶ１は、抵抗Ｒｇ１Ｑ１と抵抗Ｒｇ２Ｑ１との直列回路を含む。第２抵抗分圧回路ＲＶ２は、ゲート用電源２５の正極と第２電界効果トランジスタＱ２のソース２Ｓとの間に接続される。第１抵抗分圧回路ＲＶ１の出力端（抵抗Ｒｇ１Ｑ１と抵抗Ｒｇ２Ｑ１との接続点）が第１電界効果トランジスタＱ１のゲート１Ｇに接続される。第２抵抗分圧回路ＲＶ２は、抵抗Ｒｇ１Ｑ２と抵抗Ｒｇ２Ｑ２との直列回路を含む。第２抵抗分圧回路ＲＶ２の出力端（抵抗Ｒｇ１Ｑ２と抵抗Ｒｇ２Ｑ２との接続点）が第２電界効果トランジスタＱ２のゲート２Ｇに接続される。

実施形態１１に係る開閉装置用回路２０は、第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１と第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２とを互いに異ならせることができる。

（実施形態１２）
以下、実施形態１２に係る開閉装置用回路２０を備える開閉システム３０について図２３に基づいて説明する。図２３は、実施形態１２に係る開閉装置用回路２０を備える開閉システム３０の回路図である。

実施形態１２に係る開閉装置用回路２０及び開閉システム３０において、実施形態６に係る開閉装置用回路２０及び開閉システム３０（図１４参照）と同様の構成要素には同一の符合を付して説明を適宜省略する。

第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２は、ＭＯＳＦＥＴ又はノーマリオン型のＪＦＥＴである。開閉装置用回路２０は、ゲート用電源２５と、第１容量ＣＱ１と、第２容量ＣＱ２と、を更に備える。第１容量ＣＱ１は、ゲート用電源２５の正極と第１電界効果トランジスタＱ１のゲート１Ｇとの間に接続される。第２容量ＣＱ２は、ゲート用電源２５の正極と第２電界効果トランジスタＱ２のゲート２Ｇとの間に接続される。

実施形態１２に係る開閉装置用回路２０は、第１電界効果トランジスタＱ１の第１ゲート電圧ＶｇＱ１と第２電界効果トランジスタＱ２の第２ゲート電圧ＶｇＱ２とを互いに異ならせることができる。

（実施形態１３）
以下、実施形態１３に係る開閉装置用回路２０を備える開閉システム３０について図２４に基づいて説明する。図２４は、実施形態１３に係る開閉装置用回路２０を備える開閉システム３０の回路図である。

実施形態１３に係る開閉装置用回路２０及び開閉システム３０において、図１１に基づいて説明した実施形態４に係る開閉装置用回路２０及び開閉システム３０と同様の構成要素には同一の符合を付して説明を適宜省略する。

実施形態１３に係る開閉装置用回路２０は、開閉装置用回路２０を適用する開閉装置１０が、第１経路１１及び第２経路１２に加えて、第３経路１３及び第４経路１４を更に備える点で、実施形態４に係る開閉装置用回路２０と相違する。第３経路１３及び第４経路１４は、第１経路１１及び第２経路１２と並列に接続されている。

また、実施形態１３に係る開閉装置用回路２０は、第１ゲート抵抗ＲｇＱ１、第２ゲート抵抗ＲｇＱ２、第３ゲート抵抗ＲｇＱ３、及び第４ゲート抵抗ＲｇＱ４を更に備える点で、実施形態１に係る開閉装置用回路２０と相違する。

第１電界効果トランジスタＱ１のゲート１Ｇには、ゲート用電源２５から第１ゲート抵抗ＲｇＱ１を介して第１ゲート電圧ＶｇＱ１が与えられる。

第２電界効果トランジスタＱ２のゲート２Ｇには、ゲート用電源２５から第２ゲート抵抗ＲｇＱ２を介して第２ゲート電圧ＶｇＱ２が与えられる。

第３経路１３は、第３電界効果トランジスタＱ３と、第３電界効果トランジスタＱ３に直列接続されている第３インダクタＬ３と、を含む。第３電界効果トランジスタＱ３は、ゲート３Ｇとソース３Ｓとドレイン３Ｄとを有する。第３電界効果トランジスタＱ３のソース３Ｓは、第３インダクタＬ３に接続されている。第３電界効果トランジスタＱ３のゲート３Ｇには、例えば、ゲート用電源２５から第３ゲート抵抗ＲｇＱ３を介して第３ゲート電圧ＶｇＱ３が与えられる。

第４経路１４は、第４電界効果トランジスタＱ４と、第４電界効果トランジスタＱ４に直列接続されている第４インダクタＬ４と、を含む。第４電界効果トランジスタＱ４は、ゲート４Ｇとソース４Ｓとドレイン４Ｄとを有する。第４電界効果トランジスタＱ４のソース４Ｓは、第４インダクタＬ４に接続されている。第４電界効果トランジスタＱ４のゲート４Ｇには、例えば、ゲート用電源２５から第４ゲート抵抗ＲｇＱ４を介して第４ゲート電圧ＶｇＱ４が与えられる。

実施形態１３に係る開閉装置用回路２０を備える開閉システム３０では、実施形態４に係る開閉装置用回路２０と同様、電力損失を抑制することが可能となる。

（変形例）
上記の実施形態１～１３は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１～１３は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。

例えば、所定の動作を行う際のトリガは、電圧差ΔＶと閾値との比較で判定される変化に限らず、電圧差ΔＶの変化量で判定される変化を含んでもよい。

また、判定回路において、過電流が流れていると判定するとは、過電流が流れているときと流れていないときとで、判定回路の出力が異なる場合を含む。

また、ＧａＮ系ＧＩＴにおけるｐ型層は、ｐ型ＡｌＧａＮ層に限らず、例えば、ｐ型ＧａＮ層であってもよいし、ｐ型金属酸化物半導体層であってもよい。ｐ型金属酸化物半導体層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。

ＧａＮ系ＧＩＴは、バッファ層と第１の窒化物半導体層との間に、１層以上の窒化物半導体層を含んでいてもよい。また、バッファ層は、単層構造に限らず、例えば、超格子構造を有していてもよい。

また、ＧａＮ系ＧＩＴにおける基板は、シリコン基板に限らず、例えば、ＧａＮ基板、ＳｉＣ基板、サファイア基板等であってもよい。

開閉装置１０は、例えば、遮断器に適用できる。

（態様）
以上説明した実施形態等から本明細書には以下の態様が開示されている。

第１の態様に係る開閉装置用回路（２０）は、開閉装置（１０）に用いられる。開閉装置（１０）は、第１経路（１１）と、第２経路（１２）と、を備える。第１経路（１１）は、第１電界効果トランジスタ（Ｑ１）と、第１インダクタ（Ｌ１）と、を含む。第１電界効果トランジスタ（Ｑ１）は、ゲート（１Ｇ）及びソース（１Ｓ）を有する。第１インダクタ（Ｌ１）は、第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）に接続されている。第２経路（１２）は、第２電界効果トランジスタ（Ｑ２）と、第２インダクタ（Ｌ２）と、を含む。第２電界効果トランジスタ（Ｑ２）は、ゲート（２Ｇ）及びソース（２Ｓ）を有する。第２インダクタ（Ｌ２）は、第２電界効果トランジスタ（Ｑ２）のソース（２Ｓ）に接続されている。第１経路（１１）と第２経路（１２）とは電源（Ｖｄｃ）に対して並列接続される。第１電界効果トランジスタ（Ｑ１）の導通時の最大電流である第１最大電流（ＩｍＱ１）が第２電界効果トランジスタ（Ｑ２）の導通時の最大電流である第２最大電流（ＩｍＱ２）よりも小さい。開閉装置用回路（２０）は、処理部（２６）を備える。処理部（２６）は、第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）と第２インダクタ（ＶＬ２）の両端間の電圧との電圧差（ΔＶ）に応じて特定の動作を実行する。

第１の態様に係る開閉装置用回路（２０）は、電力損失を抑制することが可能となる。

第２の態様に係る開閉装置用回路（２０）では、第１の態様において、処理部（２６）は、第１経路（１１）に流れる第１電流（Ｉ１）及び第２経路（１２）に流れる第２電流（Ｉ２）が、第１最大電流（ＩｍＱ１）未満の電流値から第１最大電流（ＩｍＱ１）以上となることをトリガとして作動する。

第２の態様に係る開閉装置用回路（２０）では、誤作動の発生を抑制することが可能となる。

第３の態様に係る開閉装置用回路（２０）では、第１又は２の態様において、特定の動作は、電圧差（ΔＶ）に所定の変化があった場合に開閉装置（１０）に過電流が流れていると判定する動作を含む。

第３の態様に係る開閉装置用回路（２０）では、開閉装置（１０）に過電流が流れていることを検知することが可能となる。

第４の態様に係る開閉装置用回路（２０）では、第１～３の態様のいずれか一つにおいて、第１電界効果トランジスタ（Ｑ１）の導通時のゲート電圧（Ｖｇｏｎ１）は、第２電界効果トランジスタ（Ｑ２）の導通時のゲート電圧（Ｖｇｏｎ２）よりも小さい。

第４の態様に係る開閉装置用回路（２０）では、第１電界効果トランジスタ（Ｑ１）の第１最大電流（ＩｍＱ１）を第２最大電流（ＩｍＱ２）よりも小さくすることができる。

第５の態様に係る開閉装置用回路（２０）では、第１～４の態様のいずれか一つにおいて、第１インダクタ（Ｌ１）のインダクタンスは、第２インダクタ（Ｌ２）のインダクタンスよりも小さい。

第５の態様に係る開閉装置用回路（２０）では、開閉装置（１０）に過電流が流れたときの第１電流（Ｉ１）の電流変化率（ｄＩ１／ｄｔ）を第２電流（Ｉ２）の電流変化率（ｄＩ２／ｄｔ）よりも大きくできる。

第６の態様に係る開閉装置用回路（２０）では、第１～５の態様のいずれか一つにおいて、第１電界効果トランジスタ（Ｑ１）のオン抵抗と第２電界効果トランジスタ（Ｑ２）のオン抵抗とが互いに異なる。

第６の態様に係る開閉装置用回路（２０）では、第１電界効果トランジスタ（Ｑ１）のオン抵抗と第２電界効果トランジスタ（Ｑ２）のオン抵抗とを互いに異ならせることで、第１電界効果トランジスタ（Ｑ１）の第１最大電流（ＩｍＱ１）と第２電界効果トランジスタ（Ｑ２）の第２最大電流（ＩｍＱ２）とを互いに異ならせることができる。

第７の態様に係る開閉装置用回路（２０）は、第１～６の態様のいずれか一つにおいて、第１駆動回路（２１）と、第２駆動回路（２２）と、を更に備える。第１駆動回路（２１）は、第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）に接続される第１ゲート用電源（２１１）を含み、第１電界効果トランジスタ（Ｑ１）を駆動する。第２駆動回路（２２）は、第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）に接続される第２ゲート用電源（２２１）を含み、第２電界効果トランジスタ（Ｑ２）を駆動する。第１ゲート用電源（２１１）の負極が、第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）に接続される。第２ゲート用電源（２２１）の負極が、第２電界効果トランジスタ（Ｑ２）のソース（２Ｓ）に接続される。

第７の態様に係る開閉装置用回路（２０）では、第１ゲート電圧（ＶｇＱ１）が第１インダクタ（Ｌ１）の電圧（ＶＬ１）の影響を受けにくくなり、第２ゲート電圧（ＶｇＱ２）が第２インダクタ（Ｌ２）の電圧（ＶＬ２）の影響を受けにくくなる。

第８の態様に係る開閉装置用回路（２０）では、第１～６の態様のいずれか一つにおいて、第１電界効果トランジスタ（Ｑ１）及び第２電界効果トランジスタ（Ｑ２）の各々は、接合型電界効果トランジスタである。開閉装置用回路（２０）は、ゲート用電源（２５）と、第１ゲート抵抗（ＲｇＱ１）と、第２ゲート抵抗（ＲｇＱ２）と、を更に備える。第１ゲート抵抗（ＲｇＱ１）は、ゲート用電源（２５）と第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）との間に接続される。第２ゲート抵抗（ＲｇＱ２）は、ゲート用電源（２５）と第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）との間に接続される。第１ゲート抵抗（ＲｇＱ１）の抵抗値が第２ゲート抵抗（ＲｇＱ２）の抵抗値よりも大きい。

第８の態様に係る開閉装置用回路（２０）では、第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）に流れる第１ゲート電流が、第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）に流れる第２ゲート電流よりも小さくなる。したがって、第８の態様に係る開閉装置用回路（２０）では、第１電界効果トランジスタ（Ｑ１）のオン時の第１ゲート電圧（ＶｇＱ１）が、第２電界効果トランジスタ（Ｑ２）のオン時の第２ゲート電圧（ＶｇＱ２）よりも小さくなる。

第９の態様に係る開閉装置用回路（２０）では、第１～６の態様において、特定の動作は、第２電界効果トランジスタ（Ｑ２）に流れる電流を制限する動作を含む。

第９の態様に係る開閉装置用回路（２０）では、第２電界効果トランジスタ（Ｑ２）の過電流を抑制することが可能となる。

第１０の態様に係る開閉装置用回路（２０）は、第９の態様において、第１駆動回路（２１）と、第２駆動回路（２２）と、を更に備える。第１駆動回路（２１）は、第１電界効果トランジスタＱ１のゲート（１Ｇ）に接続される第１ゲート用電源（２１１）を含み、第１電界効果トランジスタ（Ｑ１）を駆動する。第２駆動回路（２２）は、第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）に接続される第２ゲート用電源（２２１）を含み、第２電界効果トランジスタ（Ｑ２）を駆動する。第１ゲート用電源（２１１）の負極及び第２ゲート用電源（２２１）の負極が、第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）に接続される。

第１０の態様に係る開閉装置用回路（２０）は、第２電界効果トランジスタ（Ｑ２）の過電流を抑制することが可能となる。

第１１の態様に係る開閉装置用回路（２０）では、第９の態様において、第１電界効果トランジスタ（Ｑ１）及び第２電界効果トランジスタ（Ｑ２）の各々は、接合型電界効果トランジスタである。開閉装置用回路（２０）は、ゲート用電源（２５）と、第１ゲート抵抗（ＲｇＱ１）と、第２ゲート抵抗（ＲｇＱ２）と、を更に備える。第１ゲート抵抗（ＲｇＱ１）は、ゲート用電源（２５）と第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）との間に接続される。第２ゲート抵抗（ＲｇＱ２）は、ゲート用電源（２５）と第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）との間に接続される。第１ゲート抵抗（ＲｇＱ１）の抵抗値が第２ゲート抵抗（ＲｇＱ２）の抵抗値よりも大きい。ゲート用電源（２５）の負極が、第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）に接続される。

第１１の態様に係る開閉装置用回路（２０）では、第２電界効果トランジスタ（Ｑ２）の過電流を抑制することが可能となる。

第１２の態様に係る開閉装置用回路（２０）は、第１の態様において、共通インダクタ（Ｌ０）を更に備える。共通インダクタ（Ｌ０）は、第１インダクタ（Ｌ１）と第２インダクタ（Ｌ２）とが共通接続されている。特定の動作は、共通インダクタ（Ｌ１０）の両端間の電圧（ＶＬ１０）と第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）との電圧差を閾値と比較することによって過電流検知を行う動作である。

第１２の態様に係る開閉装置用回路（２０）は、過電流検知の誤検知を抑制することが可能となる。

第１３の態様に係る開閉装置用回路（２０）では、第１～１１の態様のいずれか一つにおいて、第１経路（１１）は、第３電界効果トランジスタ（Ｑ３）と、第３インダクタ（Ｌ３）と、を更に備える。第３電界効果トランジスタ（Ｑ３）は、ゲート（３Ｇ）及びソース（３Ｓ）を有し、第１電界効果トランジスタ（Ｑ１）に逆直列に接続されている。第３インダクタ（Ｌ３）は、第３電界効果トランジスタ（Ｑ３）のソース（３Ｓ）に接続されている。第２経路（１２）は、第４電界効果トランジスタ（Ｑ４）と、第４インダクタ（Ｌ４）と、を更に備える。第４電界効果トランジスタ（Ｑ４）は、ゲート（４Ｇ）及びソース（４Ｓ）を有し、第２電界効果トランジスタ（Ｑ２）に逆直列に接続されている。第４インダクタ（Ｌ４）は、第４電界効果トランジスタ（Ｑ４）のソース（４Ｓ）に接続されている。処理部（２６）は、第１判定回路（２６１１）と、第２判定回路（２６１２）と、を備える。第１判定回路（２６１１）は、第２インダクタ（Ｌ２）の両端間の電圧（ＶＬ２）と第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）との電圧差に応じて開閉装置（１０）の過電流の有無を判定する。第２判定回路（２６１２）は、第３インダクタ（Ｌ３）の両端間の電圧（ＶＬ３）と第４インダクタ（Ｌ４）の両端間の電圧（ＶＬ４）との電圧差に応じて開閉装置（１０）の過電流の有無を判定する。

第１４の態様に係る開閉装置用回路（２０）では、第１３の態様において、開閉装置用回路（２０）は、第３判定回路（２６１３）と、制御回路（２６２）と、を更に備える。第３判定回路（２６１３）は、第１判定回路（２６１１）の判定結果と第２判定回路（２６１２）の判定結果とに基づいて過電流の流れている向きを判定する。制御回路（２６２）は、第３判定回路（２６１３）の判定結果に基づいて第１電界効果トランジスタ（Ｑ１）及び第２電界効果トランジスタ（Ｑ２）を制御する。

第１４の態様に係る開閉装置用回路（２０）は、過電流の向きに基づいて第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２を制御することが可能となる。

第１５の態様に係る開閉装置用回路（２０）は、第１～１４の態様のいずれか一つにおいて、第１クランプ回路（ＣＣ１）と、第２クランプ回路（ＣＣ２）と、を更に備える。第１クランプ回路（ＣＣ１）は、第１インダクタ（Ｌ１）に並列接続され第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）をクランプする。第２クランプ回路（ＣＣ２）は、第２インダクタ（Ｌ２）に並列接続され第２インダクタ（Ｌ２）の両端間の電圧（ＶＬ２）をクランプする。

第１５の態様に係る開閉装置用回路（２０）は、第１電界効果トランジスタ（Ｑ１）のソース電流が飽和する前の状態において第１インダクタ（Ｌ１）のインダクタンスのばらつき等による電圧（ＶＬ１）のばらつきを抑制することが可能となる。

第１６の態様に係る開閉装置用回路（２０）は、第１～１４の態様のいずれか一つにおいて、クランプ回路（ＣＣ３）を更に備える。クランプ回路（ＣＣ３）は、第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）と第２インダクタ（Ｌ２）の両端間の電圧（ＶＬ２）との電圧差をクランプする。

第１６の態様に係る開閉装置用回路（２０）は、第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）と第２インダクタ（Ｌ２）の両端間の電圧（ＶＬ２）との電圧差が大きくなりすぎるのを抑制することが可能となる。

第１７の態様に係る開閉装置用回路（２０）は、第１～６の態様のいずれか一つにおいて、ゲート用電源（２５）と、第１抵抗分圧回路（ＲＶ１）と、第２抵抗分圧回路（ＲＶ２）と、を更に備える。第１抵抗分圧回路（ＶＲ１）は、ゲート用電源（２５）の正極と第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）との間に接続される。第２抵抗分圧回路（ＲＶ２）は、ゲート用電源（２５）の正極と第２電界効果トランジスタ（Ｑ２）のソース（２Ｓ）との間に接続される。第１抵抗分圧回路（ＲＶ１）の出力端が第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）に接続される。第２抵抗分圧回路（ＲＶ２）の出力端が第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）に接続される。

第１７の態様に係る開閉装置用回路（２０）は、第１電界効果トランジスタ（Ｑ１）の第１ゲート電圧（ＶｇＱ１）と第２電界効果トランジスタ（Ｑ２）の第２ゲート電圧（ＶｇＱ２）とを互いに異ならせることができる。

第１８の態様に係る開閉装置用回路（２０）は、第１～６の態様のいずれか一つにおいて、第１電界効果トランジスタ（Ｑ１）及び第２電界効果トランジスタ（Ｑ２）は、ＭＯＳＦＥＴ又はノーマリオン型のＪＦＥＴである。開閉装置用回路（２０）は、ゲート用電源（２５）と、第１容量（ＣＱ１）と、第２容量（ＣＱ２）と、を更に備える。第１容量（ＣＱ１）は、ゲート用電源（２５）の正極と第１電界効果トランジスタ（Ｑ１）のゲート（１Ｇ）との間に接続される。第２容量（ＣＱ２）は、ゲート用電源（２５）の正極と第２電界効果トランジスタ（Ｑ２）のゲート（２Ｇ）との間に接続される。

第１８の態様に係る開閉装置用回路（２０）は、第１電界効果トランジスタ（Ｑ１）の第１ゲート電圧（ＶｇＱ１）と第２電界効果トランジスタ（Ｑ２）の第２ゲート電圧（ＶｇＱ２）とを互いに異ならせることができる。

第１９の態様に係る開閉システム（３０）は、第１～１８の態様のいずれか一つの開閉装置用回路（２０）と、開閉装置（１０）と、を備える。

第１９の態様に係る開閉システム（３０）は、電力損失を抑制することが可能となる。

第２０の態様に係る処理方法は、開閉装置（１０）に用いられる。開閉装置（１０）は、第１経路（１１）と、第２経路（１２）と、を備える。第１経路（１１）は、第１電界効果トランジスタ（Ｑ１）と、第１インダクタ（Ｌ１）と、を含む。第１電界効果トランジスタ（Ｑ１）は、ゲート（１Ｇ）及びソース（１Ｓ）を有する。第１インダクタ（Ｌ１）は、第１電界効果トランジスタ（Ｑ１）のソース（１Ｓ）に接続されている。第２経路（１２）は、第２電界効果トランジスタ（Ｑ２）と、第２インダクタ（Ｌ２）と、を含む。第２電界効果トランジスタ（Ｑ２）は、ゲート（２Ｇ）及びソース（２Ｓ）を有する。第２インダクタ（Ｌ２）は、第２電界効果トランジスタ（Ｑ２）のソース（２Ｓ）に接続されている。第１経路（１１）と第２経路（１２）とは電源（Ｖｄｃ）に対して並列接続される。第１電界効果トランジスタ（Ｑ１）の導通時の最大電流である第１最大電流（ＩｍＱ１）が第２電界効果トランジスタ（Ｑ２）の導通時の最大電流である第２最大電流（ＩｍＱ２）よりも小さい。処理方法は、第１インダクタ（Ｌ１）の両端間の電圧（ＶＬ１）と第２インダクタ（Ｌ２）の両端間の電圧（ＶＬ２）との電圧差（ΔＶ）に応じて特定の動作を実行する。

第２０の態様に係る処理方法は、電力損失を抑制することが可能となる。

本開示の開閉装置用回路、開閉システム、及び開閉装置用処理方法は、開閉装置の電力損失を抑制することが可能となる。そのため、本開示の開閉装置用回路、開閉システム、及び開閉装置用処理方法により、より消費電力の小さい開閉装置を実現でき、開閉装置を用いた機器の消費電力を小さくできる。このように、本開示の開閉装置用回路、開閉システム、及び開閉装置用処理方法は、産業上有用である。

１０ 開閉装置
２０ 開閉装置用回路
２１ 第１駆動回路
２１１ 第１ゲート用電源
２２ 第２駆動回路
２２１ 第２ゲート用電源
２５、２５１、２５２ ゲート用電源
２６ 処理部
２６１ 判定回路
２６１１ 第１判定回路
２６１２ 第２判定回路
２６１３ 第３判定回路
２６２ 制御回路
３０ 開閉システム
ＣＣ１ 第１クランプ回路
ＣＣ２ 第２クランプ回路
ＣＣ３ クランプ回路
ＣＱ１ 第１容量
ＣＱ２ 第２容量
Ｉ０、Ｉ１、Ｉ２ 電流
Ｌｏａ 負荷
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｌ０、Ｌ１０ 共通インダクタ
Ｑ１ 第１電界効果トランジスタ
Ｑ２ 第２電界効果トランジスタ
Ｑ３ 第３電界効果トランジスタ
Ｑ４ 第４電界効果トランジスタ
１Ｄ、２Ｄ、３Ｄ、４Ｄ ドレイン
１Ｇ、２Ｇ、３Ｇ、４Ｇ ゲート
１Ｓ、２Ｓ、３Ｓ、４Ｓ ソース
Ｉｇ ゲート電流
ＲｇＱ１ 第１ゲート抵抗
ＲｇＱ２ 第２ゲート抵抗
ＲＶ１ 第１抵抗分圧回路
ＲＶ２ 第２抵抗分圧回路
Ｖｄｃ、Ｖａｃ 電源
ＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４、ＶＬ１０ 電圧
Ｖｇ、Ｖｇｏｎ１、Ｖｇｏｎ２ ゲート電圧
ＶｇＱ１ 第１ゲート電圧
ＶｇＱ２ 第２ゲート電圧
ＶｇＱ３ 第３ゲート電圧
ＶｇＱ４ 第４ゲート電圧
ＶｓＱ１、ＶｓＱ２ 電位

Claims (20)

1. ゲート及びソースを有する第１電界効果トランジスタと、前記第１電界効果トランジスタの前記ソースに接続された第１インダクタと、を含む第１経路と、
   ゲート及びソースを有する第２電界効果トランジスタと、前記第２電界効果トランジスタの前記ソースに接続された第２インダクタと、を含む第２経路と、を備える開閉装置に用いられ、
   前記第１経路と前記第２経路とは電源に対して並列接続され、
   前記第１電界効果トランジスタの導通時の最大電流である第１最大電流が前記第２電界効果トランジスタの導通時の最大電流である第２最大電流よりも小さく、
   前記第１インダクタの両端間の電圧と前記第２インダクタの両端間の電圧との電圧差に応じて特定の動作を実行する処理部を備える
   開閉装置用回路。
2. 前記処理部は、前記第１経路に流れる第１電流及び前記第２経路に流れる第２電流が、前記第１最大電流未満の電流値から前記第１最大電流以上となることをトリガとして作動する、
   請求項１に記載の開閉装置用回路。
3. 前記特定の動作は、前記電圧差に所定の変化があった場合に前記開閉装置に過電流が流れていると判定する動作を含む、
   請求項１又は２に記載の開閉装置用回路。
4. 前記第１電界効果トランジスタの前記導通時のゲート電圧は、前記第２電界効果トランジスタの前記導通時のゲート電圧よりも小さい、
   請求項１～３のいずれか一項に記載の開閉装置用回路。
5. 前記第１インダクタのインダクタンスは、前記第２インダクタのインダクタンスよりも小さい、
   請求項１～４のいずれか一項に記載の開閉装置用回路。
6. 前記第１電界効果トランジスタのオン抵抗と前記第２電界効果トランジスタのオン抵抗とが異なる、
   請求項１～５のいずれか一項に記載の開閉装置用回路。
7. 前記第１電界効果トランジスタの前記ゲートに接続される第１ゲート用電源を含み、前記第１電界効果トランジスタを駆動する第１駆動回路と、
   前記第２電界効果トランジスタの前記ゲートに接続される第２ゲート用電源を含み、前記第２電界効果トランジスタを駆動する第２駆動回路と、を更に備え、
   前記第１ゲート用電源の負極が、前記第１電界効果トランジスタの前記ソースに接続され、
   前記第２ゲート用電源の負極が、前記第２電界効果トランジスタの前記ソースに接続される、
   請求項１～６のいずれか一項に記載の開閉装置用回路。
8. 前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの各々は、接合型電界効果トランジスタであり、
   ゲート用電源と、
   前記ゲート用電源と前記第１電界効果トランジスタの前記ゲートとの間に接続される第１ゲート抵抗と、
   前記ゲート用電源と前記第２電界効果トランジスタの前記ゲートとの間に接続される第２ゲート抵抗と、を更に備え、
   前記第１ゲート抵抗の抵抗値が前記第２ゲート抵抗の抵抗値よりも大きい、
   請求項１～６のいずれか一項に記載の開閉装置用回路。
9. 前記特定の動作は、前記第２電界効果トランジスタに流れる電流を制限する動作を含む、
   請求項１～６のいずれか一項に記載の開閉装置用回路。
10. 前記第１電界効果トランジスタの前記ゲートに接続される第１ゲート用電源を含み、前記第１電界効果トランジスタを駆動する第１駆動回路と、
    前記第２電界効果トランジスタの前記ゲートに接続される第２ゲート用電源を含み、前記第２電界効果トランジスタを駆動する第２駆動回路と、を更に備え、
    前記第１ゲート用電源の負極及び前記第２ゲート用電源の負極が、前記第１電界効果トランジスタの前記ソースに接続される、
    請求項９に記載の開閉装置用回路。
11. 前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの各々は、接合型電界効果トランジスタであり、
    ゲート用電源と、
    前記ゲート用電源と前記第１電界効果トランジスタの前記ゲートとの間に接続される第１ゲート抵抗と、
    前記ゲート用電源と前記第２電界効果トランジスタの前記ゲートとの間に接続される第２ゲート抵抗と、を更に備え、
    前記第１ゲート抵抗の抵抗値が前記第２ゲート抵抗の抵抗値よりも大きく、
    前記ゲート用電源の負極が、前記第１電界効果トランジスタの前記ソースに接続される、
    請求項９に記載の開閉装置用回路。
12. 前記第１インダクタと前記第２インダクタとが共通接続されている共通インダクタを更に備え、
    前記特定の動作は、前記共通インダクタの両端間の電圧と前記第１インダクタの前記両端間の電圧との電圧差を閾値と比較することによって過電流検知を行う動作である、
    請求項１に記載の開閉装置用回路。
13. 前記第１経路は、ゲート及びソースを有し、前記第１電界効果トランジスタに逆直列に接続された第３電界効果トランジスタと、前記第３電界効果トランジスタの前記ソースに接続された第３インダクタと、を更に備え、
    前記第２経路は、ゲート及びソースを有し、前記第２電界効果トランジスタに逆直列に接続された第４電界効果トランジスタと、前記第４電界効果トランジスタの前記ソースに接続された第４インダクタと、を更に備え、
    前記処理部は、
    前記第１インダクタの両端間の電圧と前記第２インダクタの両端間の電圧との電圧差に応じて開閉装置１０の過電流の有無を判定する第１判定回路と、
    前記第３インダクタの両端間の電圧と第４インダクタの両端間の電圧との電圧差に応じて前記開閉装置の過電流の有無を判定する第２判定回路と、を更に備える、
    請求項１～１１のいずれか一項に記載の開閉装置用回路。
14. 前記処理部は、
    前記第１判定回路の判定結果と前記第２判定回路の判定結果とに基づいて過電流の流れている向きを判定する第３判定回路と、
    前記第３判定回路の判定結果に基づいて前記第１電界効果トランジスタ及び前記第２電界効果トランジスタを制御する制御回路と、を更に備える、
    請求項１３に記載の開閉装置用回路。
15. 前記第１インダクタに並列接続され前記第１インダクタの前記両端間の電圧をクランプする第１クランプ回路と、
    前記第２インダクタに並列接続され前記第２インダクタの前記両端間の電圧をクランプする第２クランプ回路と、を更に備える、
    請求項１～１４のいずれか一項に記載の開閉装置用回路。
16. 前記第１インダクタの前記両端間の電圧と前記第２インダクタの前記両端間の電圧との電圧差をクランプするクランプ回路を更に備える請求項１～１４のいずれか一項に記載の開閉装置用回路。
17. ゲート用電源と、
    前記ゲート用電源の正極と前記第１電界効果トランジスタの前記ソースとの間に接続される第１抵抗分圧回路と、
    前記ゲート用電源の前記正極と前記第２電界効果トランジスタの前記ソースとの間に接続される第２抵抗分圧回路と、を更に備え、
    前記第１抵抗分圧回路の出力端が前記第１電界効果トランジスタの前記ゲートに接続され、
    前記第２抵抗分圧回路の出力端が前記第２電界効果トランジスタの前記ゲートに接続される、
    請求項１～６のいずれか一項に記載の開閉装置用回路。
18. 前記第１電界効果トランジスタ及び前記第２電界効果トランジスタは、ＭＯＳＦＥＴ又はノーマリオン型のＪＦＥＴであり、
    ゲート用電源と、
    前記ゲート用電源の正極と前記第１電界効果トランジスタの前記ゲートとの間に接続される第１容量と、
    前記ゲート用電源の前記正極と前記第２電界効果トランジスタの前記ゲートとの間に接続される第２容量と、を更に備える、
    請求項１～６のいずれか一項に記載の開閉装置用回路。
19. 請求項１～１８のいずれか一項に記載の開閉装置用回路と、
    前記開閉装置と、を備える、
    開閉システム。
20. ゲート及びソースを有する第１電界効果トランジスタと、前記第１電界効果トランジスタの前記ソースに接続された第１インダクタと、を含む第１経路と、
    ゲート及びソースを有する第２電界効果トランジスタと、前記第２電界効果トランジスタの前記ソースに接続された第２インダクタと、を含む第２経路と、を備える開閉装置に用いられ、
    前記第１経路と前記第２経路とは電源に対して並列接続され、
    前記第１電界効果トランジスタの導通時の最大電流である第１最大電流が前記第２電界効果トランジスタの導通時の最大電流である第２最大電流よりも小さく、
    前記第１インダクタの両端間の電圧と前記第２インダクタの両端間の電圧との電圧差に応じて特定の動作を実行する、
    処理方法。

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